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用 Mentor Graphics 公司的 Model Sim 做分析设计

用 Mentor Graphics 公司的 Model Sim 做分析设计. 报告人：余舟 电子科技大学 —Mentor Graphics 公司 EDA/SOC 设计及培训中心. 培训简介. 内容： 熟悉 ModelSim5.6 的仿真环境， 学习 Model Sim 的使用 面向对象： EDA 设计大赛参赛人员 培训单位： 电子科技大学 —Mentor Graphics 公司 EDA/SOC 设计及培训中心. 培训议程. EDA 设计概述 Model Sim 产品简介 用 Model Sim 进行功能仿真 用 Model Sim 进行时序仿真

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用 Mentor Graphics 公司的 Model Sim 做分析设计

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Presentation Transcript

  1. 用Mentor Graphics公司的ModelSim做分析设计 报告人：余舟 电子科技大学—Mentor Graphics公司EDA/SOC设计及培训中心

  2. 培训简介 • 内容：熟悉ModelSim5.6的仿真环境， 学习ModelSim的使用 • 面向对象：EDA设计大赛参赛人员 • 培训单位：电子科技大学—Mentor Graphics公司 EDA/SOC设计及培训中心

  3. 培训议程 • EDA设计概述 • ModelSim产品简介 • 用ModelSim进行功能仿真 • 用ModelSim进行时序仿真 • 具体使用及讨论时间

  4. EDA设计概述 设计规范 修改设计 设计输入 RTL仿真 设计综合 布局和布线 门级仿真 时序分析 系统上验证 系统产品

  5. ModelSim产品简介（1） • 由Mentor Graphics公司 的子公司Model Tech公司开发 • 工业上最通用的仿真器之一 • 支持Verilog 和 VHDL仿真 • OEM版本允许Verilog仿真 或者VHDL 仿真

  6. ModelSim产品简介（2） • ModelSim/SE • 首要的版本，能混合仿真Verilog 和 VHDL • ModelSim/XE • OEM版,包含Xilinx公司的库文件 • ModelSim/AE • OEM版,包含Altera公司的库文件

  7. ModelSim产品简介（3） ModelSim用户界面 main主窗口: source源窗口 structure结构窗口 Wave&list 波形和列表窗口 process处理窗口: Signal&variable信号 和变量窗口 dataflow数据流窗口

  8. ModelSim产品简介（4） Main 窗口 • ModelSim> --这是设计加载前的提示符 --能浏览帮助, 编辑库, 编辑源代码而不用调用一个设计 • VSIM> --设计加载后显示的提示符 --告诉我们仿真器的行为 动作(命令、信息、声明)

  9. ModelSim产品简介（5） Main 窗口：库 • Design Menu -> Browse Libraries • 加入新库或编辑已有的库 • 浏览和编辑库目录

  10. ModelSim产品简介（6） Main 窗口：启动窗口 • Design Menu -> Load New Design • 用于选择要加载的设计 • 选择: • 时间分辨率 • 支持 1, 10,100等多种时间尺度 • 包含顶级设计单元的库 • 顶级设计单元 • Entity/Architecture • 构造 • 模块

  11. ModelSim产品简介（7） Main 窗口：选项 • Options Menu ->Simulation Options

  12. ModelSim产品简介（8） Structure 窗口 • 设计的结构多层浏览 • VHDL (o) - Package, component instantiation, generate and block statements • Verilog (¡) – module实例, named fork, named begin, task, 和 function • Instantiation label, entity/module, architecture • 成为当前层 for Source和 Signals窗口, updates Process和Variables窗口

  13. ModelSim产品简介（9） Source 窗口

  14. ModelSim产品简介（10） Source 窗口 • 描述 • 显示所选的HDL项的信息 • 检查 • 显示所选HDL项当前仿真值 • 1) 高亮信号, • 变量, 常数, • 线网, 或寄存器 • 右击鼠标 • （或Object Menu -> • Examine/Description）

  15. ModelSim产品简介（11） Process 窗口 • 显示外部和内部的处理 • View -> Active • 显示当前仿真众所有在执行前预定的processes • View -> In Region • 显示在Structure 窗口中选定的所有 processes 的名字

  16. ModelSim产品简介（12） Process 窗口 • 显示外部和内部的处理 • View -> Active • 显示当前仿真众所有在执行前预定的processes • View -> In Region • 显示在Structure 窗口中选定的所有 processes 的名字 • 指示器 • <Ready> • 被预定执行的Process • <Wait> • 处理正等待 VHDL 信号或Verilog 线网改变 或等待超时 • <Done> • Process has executed a VHDL wait statement without a time-out or sensitivity list

  17. ModelSim产品简介（13） Signals 窗口 • 紧跟Structure窗口 • 显示Structure窗口的当前层HDL项的名称和值 • 层次 - (+)可展开的, (-)已展开的 • VHDL 信号,Verilog 线网, 寄存器变量和已命名的时间 • 可拖放到Wave和List窗口

  18. ModelSim产品简介（14） Dataflow窗口 • VHDL信号或Verilog线网的图形描绘 • 信号或线网在窗口中央 • 驱动信号or线网的Processes在左边 • 读信号或者被线网驱动的Processes 在右边

  19. ModelSim产品简介（15） Wave窗口

  20. ModelSim产品简介（16） list窗口 • 用表格显示仿真结果 • VHDL – 信号和过程变量 • Verilog – 线网和寄存器变量 • 从这个窗口或到这个窗口“拖放” • 编辑功能 – 查找 • 建立用户定义的总线 - Edit>Combine • 设置触发和选通 • 标记 - Add, Delete 或 Goto

  21. ModelSim产品简介（17） Variables窗口 • 列出 HDL 项的名称 • VHDL – 常数, generics 和变量 • Verilog – 寄存器变量 • 到当前过程的路径被显示在左下 • 树层次 - (+)可展开的, (-)已展开的 • 可改变 – 选择HDL项改变值 • 可浏览 – 在Wave 或 List 窗口 或 log 文件的项 • 选择变量或层中的变量

  22. 用ModelSim作功能仿真 • 功能仿真的含义 • 功能仿真的实现方法 • 基本的仿真步骤

  23. 用ModelSim作功能仿真（1） 功能仿真的含义: • 验证设计模块的基本逻辑功能,属于最基本的验证 • 不带有布局布线后产生的时序信息

  24. 用ModelSim作功能仿真（2） ModelSim 的实现方法： • 交互式的命令行 (Cmd) • 利用控制台的命令行 • 用户界面 (UI) • 能接受菜单输入和命令行输入 • 批处理模式 • 从DOS或UNIX命令行运行批处理文件

  25. 用ModelSim作功能仿真（3） 基本仿真步骤： 1建立库 2  映射库到物理目录 3  编译源代码 - 所有的HDL代码必须被编译 - Verilog和VHDL是不同的 4  启动仿真器 5  执行仿真

  26. 用ModelSim作功能仿真（4） 1 建立库 UI)从主菜单里面: Design -> Create a New Library Cmd)从main, 记录窗口: ModelSim> vlib <库名>

  27. 用ModelSim作功能仿真（5） 2  映射库到物理目录 UI)从主菜单: Design -> Browse Libraries Design -> Create a New Library Cmd)从主体的记录窗口: ModelSim> vmap<logical_name><directory_path>

  28. 用ModelSim作功能仿真（5） 其他库命令 • vdel • 从指定的库中删除一个完整的库或者一个设计单元 • UI)Design -> Library Browser (删除库或者映射) • UI)Design -> View Library Contents (删除设计单元) • Cmd)vdel-lib<library_name> <design_unit> • vdir • 显示指定库的内容 • UI)Design -> View Library Contents • Cmd)vdir-lib<library_name>

  29. 用ModelSim作功能仿真（6） 3  编译源代码(VHDL) • UI)Design -> Compile Cmd)vcom-work<library_name><file1>.vhd <file2>.vhd • 文件按出现的顺序被编译 • 文件中单元的编译次序见下一页 • 缺省的是‘87 VHDL • UI)用Default Options 按钮设为‘93 • Cmd)用 -93 选项(必须是第一个参数) • 缺省编译到work库

  30. 用ModelSim作功能仿真（7） 3  编译源代码(VHDL) VHDL设计单元的编译顺序： • Entity 在 Architecture之前编译 • Package Declaration 在 Package Body之前编译 • 设计单元必须在引用前被编译 • Packages在 Entity/Architectures 使用其之前编译 • Entities/Configurations 在 Architectures 引用它之前编译 • 配置文件最后编译

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