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5. 동기식 순차논리

5. 동기식 순차논리. 5-1 순차회로. 출력은 입력과 순차회로의 현재 상태에 관한 함수 현재 상태는 기억소자에 의해 주어짐. 순차회로. 순차 회로의 두 유형 동기식 : 규정된 각 시점에서의 입력신호를 이용하여 출력 결정 비동기식 : 모든 시간에서의 입력신호에 대해 출력 결정. 5-2 Latches. SR 래치 : 2 개의 교차결합된 NOR 게이트로 구성 S=1,R=0 이면 Q=1( 세트 ) S=0,R=1 이면 Q=0( 리세트 ) S=0,R=0 이면 변화없음 ( 상태유지 )

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5. 동기식 순차논리

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Presentation Transcript

  1. 5. 동기식 순차논리

  2. 5-1 순차회로 • 출력은 입력과 순차회로의 현재 상태에 관한 함수 • 현재 상태는 기억소자에 의해 주어짐

  3. 순차회로 • 순차 회로의 두 유형 • 동기식 : 규정된 각 시점에서의 입력신호를 이용하여 출력 결정 • 비동기식 : 모든 시간에서의 입력신호에 대해 출력 결정

  4. 5-2 Latches • SR 래치 : 2개의 교차결합된 NOR게이트로 구성 • S=1,R=0 이면 Q=1(세트) • S=0,R=1 이면 Q=0(리세트) • S=0,R=0 이면 변화없음(상태유지) • S=1,R=1 Q=Q′=0 (정의되지 않음)

  5. NAND게이트를 갖는 S′R′ 래치 • NOR 래치의 보수값을 입력으로 사용

  6. 제어 입력을 가진 SR 래치 • 2개의 NAND 게이트에 제어 신호를 결합 • C=0(변화없음), C=1(SR 래치로 동작)

  7. D 래치 • SR 래치에서 정의되지 않았던 상태를 해결 • C=1, 출력값은 D 의 값과 같다.

  8. 5-3 플립플롭 • 래치 : (a)의 경우 입력이 변하면 출력도 변화 • 플립플롭 : 출력이 단지 클럭 에지에서만 변화

  9. 마스터-슬레이브 D 플립플롭 • 하강 에지 트리거 D 플립플롭 • C=0 : 마스터 정지, 슬레이브 동작 • 출력은 입력의 상태에 영향 받지 않음. • C=1 : 마스터 동작, 슬레이브 정지

  10. JK 플립플롭 • 세가지 동작을 수행 • 세트(J), 리세트(K), 보수화(J=K=1) • D=JQ′+K′Q

  11. T 플립플롭 • 보수화를 수행 • D=TQ′+T′Q

  12. 특성표 • 플립플롭 특성표

  13. 5-4 클럭에 동기화된 순차회로 분석 • 클럭에 동기화된 순차회로의 동작은 입력, 출력, 플립플롭의 현재 상태에 따라 결정 • 출력과 다음 상태의 값은 입력과 현재 상태의 값에 대한 함수

  14. 상태식 • 현재 상태와 입력값에 의해 다음 상태와 출력을 규정 • A(t+1)=Ax + Bx • B(t+1)=A′x • Y=(A+B)x′

  15. 상태표 • 입력과 출력, 플립플롭의 상태간의 관계를 기술 • 두가지 유형의 상태표가 있음

  16. 상태도표 • 흐름도의 일종 • 상태표로부터 얻음 • 원(상태), 선(전이), 입력/출력으로 이루어짐

  17. D 플립플롭을 가진 회로의 분석 • 입력식 : • 상태식은 입력식과 같다.

  18. JK 플립플롭을 가진 회로의 분석 • 상태식이 입력식과 같지 않다. • 특성표와 특성식을 참고해야 함 • 입력식 JA=B KA=Bx′ JB=x′ KB=A′x+Ax′

  19. JK 플립플롭을 가진 회로의 분석 • 상태표와 상태도표

  20. T 플립플롭을 가진 회로의 분석 • 입력식과 출력식 TA=Bx, TB=x y=AB • 상태식은 특성식으로부터 유도 A(t+1)=TAA′+TA′A B(t+1)=TBB′+TB′B

  21. T 플립플롭을 가진 회로의 분석 입력 상태/출력

  22. Mealy 모델과 Moore 모델 • Mealy 모델 : 출력은 현재 상태와 입력에 대한 함수 • 입력은 클럭에 의해 동기화되어야 함 • 출력은 클럭 에지에서 읽혀짐 • Moore 모델 : 출력은 현재 상태에 대한 함수 • 출력은 클럭에 의해 동기화 됨

  23. 5-6 상태 축소와 상태 지정 • 상태 축소는 플립플롭의 수를 줄이는 데 사용 • 입/출력의 순차적 변화만이 중요한 요소 • 동일한 다음 상태와 동일한 출력을 갖는 현재 상태를 찾아 제거

  24. State reduction

  25. 상태 축소

  26. 상태 지정 • 상태들을 코드화된 2진 값으로 지정(m개의 상태를 갖는 회로는 2ⁿ≥m를 만족하는n비트의 코드로 변환) • 상태 지정의 3가지 방법

  27. 5-7 설계 과정 • 순차 회로 설계 : 상태표 필요 ⇔ 조합 회로 설계 : 진리표 필요 • 플립플롭의 수는 회로의 상태 수에 의해 결정됨. • 2ⁿ 개의 상태가 존재 → n개의 플립플롭 필요

  28. 설계 절차 • 설계 단계 1)상태도표 또는 상태표를 구한다. 2)필요하다면 상태의 수를 줄인다. 3)각 상태에 2진값을 지정한다. 4)사용할 플립플롭의 종류를 선택한다. 5)플립플롭의 입력식과 출력식을 구한다. 6)논리도를 그린다.

  29. 상태도표의 유도 • 순차 검출기 • 입력 라인을 통해 1이 3개 이상 연속으로 들어오는 것을 검출 0

  30. D 플립플롭을 이용한 합성 • 입력식은 다음 상태로부터 직접 구해짐

  31. D 플립플롭을 이용한 합성 • K-맵과 논리도

  32. JK 플립플롭을 이용한 합성 • 입력식은 현재 상태에서 다음 상태로의 전이 과정을 관찰해 얻음

  33. JK 플립플롭을 이용한 합성 • K-맵과 논리도

  34. T 플립플롭을 이용한 합성 • 3비트 2진 카운터 • 3개의 플립플롭으로 구성, 0에서 2ⁿ-1(n=3)까지 카운트 가능

  35. T 플립플롭을 이용한 합성 • 상태표와 논리도 TA2=A1A0, TA1=A0, TA0=1 1

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