Belle SVD2.0 Trigger Specification

1. Belle SVD2.0 Trigger Specification 基礎物理学専攻 渡邊研究室　M1 倉城秀行 CP対称性の破れとBelle実験 　現在の宇宙論によれば、宇宙には物質と反物質が同じだけ存在していなければならないが、実際には物質しか存在しない。 　このような非対称性はどこから来るのであろうか？ 　その鍵を握るのがCP対称性の破れであると考えられている。CP対称性とは粒子と反粒子の対称性のことであり、1964年にV.L.Fitch、J.W.Croninらによって　　 中間子の崩壊過程の中で初めて発見された。　（C：荷電共役変換　P：パリティ変換） 　現在、茨城県つくば市にある高エネルギー 加速器研究機構（KEK）でCP対称性の破れ を検証するための実験が行なわれている。 （Belle実験） 　この実験では、加速器によって電子（8GeV） と陽電子（3.5GeV）を衝突させ、大量（年間1 億個）のB中間子対を生成しその崩壊位置の 差を測定することで、CP対称性の破れを観測 しようとする実験である。そのため高い位置決 定精度をもつ検出器が必要となる。 Belle Detector Belle Trigger System KEKB加速器 Silicon Vertex Detector VA1TAは128chの信号をシリアルに読み出すため、信号を一旦ホールドし、その後順次読み出す。ホールドに使うトリガーをLevel 0 Trigger、また信号を読み出すためのトリガーをLevel 1 Triggerと呼ぶ。L0TはSVDとsmall-CDC、TOFからの信号を基に生成され、L1TはSVDとCDCのMatchingによって生成される。 　この高い位置決定精度を実現するのがSilicon VertexDetectorである。これは板状のシリコンストリップ検出器（DSSD）を円筒形状４層に配置した検出器であり、通過した粒子の２次元位置情報をトラッキングすることでB中間子の崩壊点を数十μmの精度で測定できる。 2003年7月、このSVDがアップグレードされる（SVD2.0）。 仕様 内径：40mm 外径：176mm 全長：458mm Ladderのサンプル図 SVD2.0全体図 Global Decision Logic（GDL）からの要請により、 L0T：～600ns L1T：2400ns でトリガーを生成しなければならない。 　左にトリガーのタイミング・ダイアグラムを示す。 ビーム軸から見た図 　が粒子のヒット位置情報　　　 これらをトラッキングすること で粒子の崩壊位置を決定 Level 1 Trigger SVD2.0 Readout System 　現在私は、L1TのロジックをFPGAを使って開発しています。 L1TはSVDのヒット情報とCDCのヒット情報のMatchingによって生成される。下の図にあるように、SVDを18のエリア（wedge）、CDCを６４のwedgeに分割し、それぞれのwedgeにおいてMatchingを行なう。このとき、1本でも有意なトラックが存在するとL1Tは出力される。 SVD2.0のヒット情報の読み出しはVA1TAと呼ばれるチップで行なわれる。このチップは1枚で最大128chの並列読み出しができる。VA1TAはVApartとTApartに分かれていて、それぞれ以下のような特徴がある。 VA part 128chの各ストリップからの信号を multiplexerによりシリアル化して、 　単一ラインにて読み出す。 TA part VAからの信号を受け取り、fast shaper 　によりＶＡよりも早く信号（トリガー）を生 　成する。出力は128chの論理和（OR）で 　出力される。 L1TのロジックはVerilogと呼ばれるハードウェア記述言語（HDL）で書かれ、VME9UボードのFPGAにダウンロードされます。現在は、L1Tのロジックの実機とシミュレーションとの比較を行い、デバッグを行なっています。 VA1TAのダイアグラム