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Quellen: Zum Teil aus den Unterlagen „Digitale Systeme“, Prof. Schimmler, Prof. Loogen

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Technische Informatik II (für Bachelor). Vorlesung 4: Implementierung kombinatorischer Schaltungen. 03.05.2008 , v7. Themen: Schaltnetzrealisierung Praktischer Schaltungsentwurf, PLA, PAL FI, FO, Hazards. Quellen:

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Presentation Transcript
slide1

Technische Informatik II

(für Bachelor)

Vorlesung 4: Implementierung kombinatorischer Schaltungen

03.05.2008 , v7

  • Themen:
  • Schaltnetzrealisierung
  • Praktischer Schaltungsentwurf, PLA, PAL
  • FI, FO, Hazards

Quellen:

Zum Teil aus den Unterlagen „Digitale Systeme“, Prof. Schimmler, Prof. Loogen

slide2

Praktische Grundfunktionen

Realisierung verwendet DNF oder KNF (SOP, POS),

also hauptsächlich AND- und OR- Funktionen.

In der Praxis NAND und NOR (Technologie und Ressourcenabhängig).

slide3

Praktische Grundfunktionen

Konjunktion (AND)

y = x0 x1 x2

y = x0 + x1 + x2

slide4

y = x0 + x1 + x2

y = x0 x1 x2

Praktische Grundfunktionen

Disjunktion (ODER)

slide5

ab + ab

Realisierung einer Funktion in DNF

mit NAND Gattern (Beispiel)

NAND

Grundfunktion

Funktion in DNF

slide6

(a+b) · (a+b)

Realisierung einer Funktion in KNF

mit NOR Gattern (Beispiel)

NOR

Grundfunktion

Funktion in KNF

slide8

Realisierung eines Dekodierers (Decoder)

X0 x1 x2

X0 x1 x2

Realisierung

slide9

Funktion eines Multiplexers

e0

y

eN-1

x0

Xn-1

N = 2n

MUX-Verhalten

Einer aus vielen Eingängen wird nach

Ausgang y durchgeschaltet

slide10

Funktion eines De-Multiplexers

y0

e

yN-1

x0

Xn-1

N = 2n

DEMUX-Verhalten

Ein Eingang wird auf einer aus vielen

Ausgänge durchgeschaltet

slide11

Funktion eines Vergleichers

Bit-Vergleicher

Realisierung

slide12

Arithmetische Grundfunktionen

Computer-Arithmetik

In diesem Abschnitt sollen einige grundlegende Techniken vorgestellt werden, mit denen in Computern arithmetische Operationen ausgeführt werden. Das dabei erworbene Wissen werden wir später in den Abschnitten über Schaltwerke, ALU-Aufbau und Rechnerarchitektur vertiefen.

Addition

Wir kennen bereits einen Volladdierer. Es ist ein Schaltnetz mit drei Eingängen a, b, cin und zwei Ausgängen s und cout. Der Volladdierer ist in der Lage, drei Bits zu addieren und das Ergebnis als 2-Bit-Zahl auszugeben. Das Ergebnis der Addition liegt zwischen 0 und 3 und ist daher in zwei Bits zu codieren. Wir sehen hier das Schaltbild eines Volladdierers und im folgenden seine Wertetabelle:

a b cin

VA

cout s

slide13

Voll-Addierer (VA)

a b cin s cout

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

Häufig realisiert man einen Volladdierer nicht in DMF sondern in einer mehrstufigen Form, wobei man sogenannte Halbaddierer benutzt. Halbaddierer sind Schaltnetze, die zwei Bits addieren können (und demzufolge ein Ergebnis im Bereich 0 bis 2 produzieren). Durch Zusammenschalten von zwei Halbaddierern und einem Oder-Gatter erhält man die Funktionalität eines Volladdierers. Wir sehen im folgenden das Schaltsymbol eines Halbaddierers, seine Wertetabelle und den Aufbau eines Volladdierers aus Halbaddierern.

halb addierer

Eingang

Ausgang

A

B

S

C

0

0

0

0

0

1

1

0

HA

S

A

1

0

1

0

1

1

0

1

C

B

=

+

S

A

B

A

B

A

C = A B

B

S

S

A

B

A

C

A

C

B

B

Halb-Addierer

Zwei Zahlen A und B, je 1 Bit werden addiert, um die Summe S und den Übertrag C zu berechnen:

slide15

S

A

C

B

Volladdierer aus zwei Halbaddierern

a b

a b cin

HA

HA

cout s

HA

Volladdierer aus

zwei Halbaddierern

und einem Oder-Gatter

cout s

slide16

Overflow 2-Komplement (Überlauf)

=1

  • Nun wollen wir aber in der Regel längere Operanden addieren, zum Beispiel die Binärzahlen A= an-1an-2...a1a0 und B= bn-1bn-2...b1b0 . Natürlich könnte man ein dafür erforderliches Addierwerk in DNF oder DMF aufbauen. Dies bringt aber eine Reihe von Problemen mit sich:
  • Für jedes n ergibt sich eine völlig andere Realisierung.
  • Das Fan-in und das Fan-out an den Gattern wächst polynomial mit n.
  • Insbesondere wegen dieser zweiten Eigenschaft ist der zweistufige Aufbau z.B. in DMF nicht sinnvoll. Stattdessen verwendet man im einfachsten Fall eine Kette von Volladdierern, die im Grunde genau das machen, was wir von der Addition in der „Schulmethode“ kennen. Man beginnt mit den LSBs (least significant bits), addiert diese, erzeugt einen Übertrag, mit dessen Kenntnis man das nächste Bit bearbeiten kann, usw. Ein entsprechendes Schaltnetz sieht dann so aus:

an-1bn-1cinn-1

an-2bn-2cinn-2

a2 b2 cin2

a1 b1 cin1

a0 b0 cin0 = 0

VA

VA

VA

VA

VA

coutn-1 sn-1

coutn-2 sn-2

cout2 s2

cout1 s1

cout0 s0

slide17

Programmierbare Grundstrukturen

Produkt Terme

OR-Verknüpfung

DNF-Implementierung in 2 stufiger AND/OR/NOT Logik

slide18

ROM-Programmierung

ROM: Read Only Memory (Festwert-Speicher)

Abstrakte ROM-Programmierung

slide19

PLA-Programmierung

PLA: Programmable Logic Array

Abstrakte PLA-Programmierung

slide20

PLA-Programmierung

PLA: Programmable Logic Array

Abstrakte PLA-Programmierung

slide21

Praktische Betrachtungen zum Schaltungsentwurf

Fan In FI : Eingangslastfaktor

Fan Out FO : Ausgangslastfaktor

Ausgangs-Belastbarkeit

FO > 8

Da 8xFI

als Last

vorhanden

slide22

Ausgang

(ideal Verhalten)

Praktische Betrachtungen zum Schaltungsentwurf

Verzögerungszeiten tHL, tLH

Spannung

Zeit

(Real-Verhalten)

slide23

FI=4

tu

Verzögerungsbeitrag

Pro Last

Praktische Betrachtungen zum Schaltungsentwurf

Verzögerungszeiten tHL, tLH Berechnungsbeispiel

Spannung

L cm

Zeit

(Real-Verhalten)

K

Verzögerungsbeitrag

Pro cm

Verzögerungszeit tHL= ( 4 x tu + k · L + .. ) ns

slide24

statischer 1 Hazard

Spannung

Zeit

Spannung

statischer 0 Hazard

Zeit

dynamischer 0-1 Hazard

Spannung

Zeit

Spannung

dynamischer 1-0 Hazard

Zeit

Praktische Betrachtungen zum Schaltungsentwurf

statischer und dynamischer Hazard

(statischer Hazard)

(dynamischer Hazard)

slide25

statischer 1 Hazard

Spannung

Zeit

Spannung

statischer 0 Hazard

Zeit

Praktische Betrachtungen zum Schaltungsentwurf

Funktions-Hazard

Hazard-frei da

- Unit-Distance Sprung

(nur ein Bit wechselt!)

0

4

5

13

1

Die Reihenfolge der Belegungswechsel ist entscheiden, ob ein Hazards auftritt oder nicht!

slide26

Wechsel von x15 zu x7

X3 durch den Inverter verzögert,

dadurch beide UND-Gatter

kurz auf 0

=> y0 kommt kurz auf 0

Praktische Betrachtungen zum Schaltungsentwurf

Struktur-Hazards

Hazards Beseitigung:

Vermeiden eines

struktur Hazards

durch redundante Terme