第四章  组合逻辑电路
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第四章 组合逻辑电路. 4.1 概述. 4.2 分析方法和设计方法. 4.3 常用的组合逻辑电路. 4.4 竞争 - 冒险现象. 习 题. 4.1 概述. 一、 组合逻辑电路的特点. 数字电路按逻辑功的特点 可分为两大类 : 1. 组合逻辑电路 ( 时间 无 关 ) 2. 时序逻辑电路 ( 时间 相 关 ). 在组合逻辑电路在任意时刻的输出和 状态 只取决于该时刻的输入 ( 而与电路原来的状态无关 ) 。. 二、本章重点: 1. 组合逻辑电路的分析方法; 2. 组合逻辑电路的设计方法;

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第四章 组合逻辑电路

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第四章 组合逻辑电路

4.1 概述

4.2 分析方法和设计方法

4.3 常用的组合逻辑电路

4.4 竞争-冒险现象

习 题


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4.1 概述

一、组合逻辑电路的特点

数字电路按逻辑功的特点

可分为两大类:

1. 组合逻辑电路(时间无关)

2. 时序逻辑电路(时间相关)

在组合逻辑电路在任意时刻的输出和状态只取决于该时刻的输入(而与电路原来的状态无关)。


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二、本章重点:

1.组合逻辑电路的分析方法;

2.组合逻辑电路的设计方法;

3.常用组合电路的功能和使用方法(读懂功能表)。

对于具体逻辑电路结构了解一下就可以了。

常用组合电路包括:

1.编码器

2.译码器

3.数据选择器

4.加法器

5.数值比较器


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三、组合逻辑功能的描述

逻辑图、函数式或真值表均能描述,这里用函数式说明:

输出方程


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4.2 组合电路的分析方法和设计方法

4.2.1 组合电路的分析方法

转换,化简,计算

逻辑图 函数式 真值表(功能表)

如果可能文字描述逻辑功能


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全加器


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组合逻辑电路分析习题

1.写出图示电路中Y的逻辑式;

2.填写功能表(真值表);

1

A’+B’

A +B’

B’


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逻辑抽象

1. 确定输入输出变量,用字母表示之;

2. 状态赋值(逻辑赋值);

3. 总结出真值表;

4.2.2 设计方法

函数表达式,并化简(有时不需要化简);

根据实现电路的要求不同,对表达式进行相应的转换;

画逻辑图。


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1.真值表(逻辑抽象)

首先逻辑抽象。R代表红、A代表黄、G代表绿; 用‘1’表示灯亮,“0”表示灯灭;用Z表示输出,且“1”表示有故障。

例4.2.2 交通信号灯故障检测电路。要求在非“只有一只灯亮”时给出故障信号。

解:


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00

01

11

10

AG

R

0

1

1

1

1

1

1

得到真值表:

2.函数式

注意:在用门电路实现时要注意点:

第一、要把函数式划成最简。

第二、把函数式转化为所用门要求的形式。

得到最简与或式:

若用与非门:


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3.逻辑图电路图


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P210 [题4.6]组合电路的设计(约束条件的组合逻辑电路设计)

缓冲隔离的作用!

必须存在


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4.3 若干常用的组合逻辑电路

4.3.1 编码器(Encoder)

编码:用二值代码表示对象

功 能 表

(Function Table)

一、普通二进制编码器

1.功能表/真值表


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特点:普通编码器为“或”逻辑矩阵。

2.函数式

3.逻辑图


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二、优先编码器 1. 8-3线优先编码器74148


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S’是“使能”信号

低电平有效

G1门是负逻辑输入非门


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正、负逻辑输入门的对应关系

负逻辑输入门和负逻辑门有区别,见备注


4 3 1 74148 16 4

例4.3.1编码器逻辑功能的扩展:用两片74148接成16线-4线优先编码器

原理

Z3 Z2 Z1 Z0

(1)1 000~1 111

(2)0 000~0 111


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2. 二—十进制优先编码器74147

为什么没有I0′?


4 3 2 decoder

4.3.2 译码器(Decoder)

一、二进制译码器

译码:将输入的二值代码转换成对应的高、低电平信号。因此,它是编码的反操作,也称解码器。

  • 分类:

  • 二进制译码器

  • 二—十进制译码器

  • 显示译码器


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与逻辑矩阵!


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74138功能表

输出逻辑的特点:输出为输入变量的最小项或最小项的非!


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74138逻辑图


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Data-sheet(数据表,包括了逻辑功能和物理特性等内容的描述)

74LS138的数据表部分(1)


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74LS138的数据表部分(2)


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74LS138的数据表部分(3)

动态特性(以表格或曲线的方式给出)


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74LS138的数据表部分(4)

双2-4线译码器


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译码器功能的扩展:

例如,用74LS138实现4—16线译码器。

原理

很明显,要用2片74LS138


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二、二—十进制译码器

功能:将输入的二—十进制码(BCD码)转换为代表0-9这十个数的电平信号。

二—十进制码(Binary Coded Decimal)


7442 8421

二—十进制译码器7442逻辑图如下(8421码):


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7442逻辑图


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三、显示译码器

1.七段字符显示器

这种显示器可用多种发光器件构成。例如半导体发光二极管、液晶等。这里以发光二极管为例进行说明。

半导体数码管BS201AD的外形图、等效电路:


2 bcd

2. BCD—七段显示译码器


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四、译码器的应用-实现组合逻辑电路

原理:

①任何逻辑函数都可以表示为最小项之和的形式,或者最小项非的与非形式(与非与非式);

②译码器的输出是代码输入变量的全部最小项的非(最小项);

③因此如果将函数变量作为译码器的代码输入变量,在输出端加上与非门(或门),就可以用它实现任何逻辑函数。

例4.3.3 用74138实现下述逻辑函数式描述的组合逻辑电路


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由于是三变量逻辑函数,故选用3-8线译码器

注意变量连接顺序!

使能端必须有效


4 3 3

4.3.3 数据选择器

一、数据选择器工作原理

从一组数据输入中选出其中一路输出。

也称为多路选择器、多路开关、多路复用器。与之相反的功能电路称为多路分配器。

开关位置由控制信号决定

D0

D1

D2

D3

数据输入

输 出

可称为4选1数据选择器

Y

地址输入A1A0


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四选一数据选择器功能表

表达式:

见备注


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功能表

74HC153双四选一数据选择器


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功能扩展

例4.3.4 用双4选1数据选择器构成8选1数据选择器。

1-2线译码器

原理和方案二

两个4选1数据选择器


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二、用数据选择器设计组合逻辑电路

方法一:

根据对应项系数相等,函数相等的原则,得: D0=D3=0 , D1=D2=1

方法二:

也可用真值表:

具有n个地址输入端的数据选择器,可以实现任一变量数不大于n+1的组合逻辑函数!即若干数据输入端只能当作一个变量看待。


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例4.3.5 用4选1数据选择器实现交通灯判别电路。

Y

D0

D1

D2

D3

D0=R’, D1=D2=R, D3=1


4 3 4

4.3.4 加法器

一、1位加法器-半加器(Half-Adder)

1 0 1 1

+ 0 1 1 1

1 1 1

1 0 0 1 0

实现二进制数的加法运算。

2. 一位全加器(Full-Adder)

将三个一位二进制数相加,得出和数和进位。


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二、多位加法器

1.串行进位加法器

特点:电路简单,但速度慢

2.超前进位加法器74283

将各位的CO均用输入的AiBi表示。

COi=AiBi + (Ai+Bi)CIi

CIi = COi-1

COi=AiBi + (Ai+Bi)COi-1

递推下去就可将所有的COi和Si都表示成Ai和Bi的函数。


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4位超前进位加法器74283逻辑图

特点:电路复杂;速度快。


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三、应用

设计组合电路:用在加(减)算法的场合。

例4.3.7 将8421-BCD码转换为余3码。

分析:只要在8421码上加常数3即可。

输入8421码

加上3: 0011

输出余3码


4 3 5

4.3.5 数值比较器 功能:比较两个二进制数的大小

一、1位数值比较器


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二、多位数值比较器—4位


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7485

每种逻辑都是单独实现的, I(A>B)是有意义


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三、逻辑功能的扩展

例4.3.8用7485构成8位数值比较器。

显然,需要2片7485。用片(1)比较低4位;片(2)比较高4位。比较结果由片(2)输出。


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四、比较器的应用

用在其逻辑是变量和变量,或变量和常量比较的场合。

比如:实现一个数值比较器逻辑。四舍五入电路,输入4位二进制数,当其数值大于4时输出1,否则输出0。


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4.4 竞争—冒险现象

tpd

尖峰脉冲 或称毛刺(glitch)


4 4 1

4.4.1 竞争—冒险现象及其成因

定义:门电路的两个输入信号同时(相近的时间内)向相反的逻辑电平跳变(一个由1变为0,另一个由0变为1)的现象称为竞争。

定义:由于竞争在电路输出端可能产生尖峰脉冲的现象叫竞争—冒险。

竞争冒险原因:信号传输路径的延迟不同和门电路的动态特性的差异。

有链接

4.4.2 检查竞争—冒险现象的方法

原则:电路的输入信号变化时,它的两个输入信号同时向相反的逻辑电平跳变,用来判断是否有竞争;有竞争就有可能有冒险,需要避免。现多用计算机仿真来判断。但还是需要实验验证。


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例4.4.1

Y =(A+B)(B’+C)

Y = AB + A’C

当A=C=0时

当B=C=1时,

Y= B · B’ (2)

Y = A + A’ (1)

显然存在竞争-冒险

式(1)、(2)可作为判别式使用,但具有很大的局限性


4 4 3

尖峰脉冲有时会造成电路的逻辑错误。这时,必法消除之。

4.4.3 消除竞争—冒险的方法

R

C

Vi

Vo

消除的方法有三种:接入滤波电容;引入选通脉冲;修改逻辑设计。

1.接入滤波电容

Vi

Vo

一般在几十至几百皮法

缺点:有用信号的边沿也变坏。


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2. 引入选通脉冲

缺点:有用信号将变成脉冲信号。

3. 修改逻辑设计

要点:增加冗余项。

缺点:适用范围有限。


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蛇形布线

返回


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第四章 习 题

[题4.2]组合电路的分析


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[题4.6]组合电路的设计

约束条件的确定和应用


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[题4.8]4片74148级联成32线-5线编码器


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[题4.12] 用3-8译码器74138实现逻辑函数

本题要求:A2 A1 A0分别接A,B,C

Y1=AC

Y2=A’B’C+AB’C’+BC

Y3=B’C’+ABC’


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[题4.14]利用74138设计1位全减器

A2 A1 A0分别接Mi Ni Bi-1

  • 全减器逻辑

  • 最小项之和的形式


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BA

00

01

11

10

DC

00

1

1

01

11

1

1

10

1

1

1

[题4.16]分析图示电路,写出输出Z的逻辑函数式。74151为8选1数据选择器, Y是同相输出, W是反相输出。


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[题4.19] 8选1数据选择器74151实现函数,A2 A1 A0分别接A B C

  • 8选1的逻辑

  • 要实现的函数,表达式法或卡诺图法

D0= D5=0 D1= D4=D D2= D’ D3= D6=D7=1


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CD

00

01

11

10

AB

00

1

1

1

1

01

1

1

11

1

10

1

1

Y=A C+B D= A C B D

[题4.22] 输血判断电路。

解:用AB表示输血者,CD表示受血者。

00-O型,01-A型,10-B型,11-AB型

真值表:用1表示允许输血。


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[题4.25] 用74283设计一个加/减运算电路。M=0为加法运算。

解:减法可用加法实现,只要将减数写成补码形式,补码可用反码加1得到。

被减数:a3a2a1a0

减 数: b3b2b1b0


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74136 四异或门74138 3-8线译码器/复工器74139 双2-4线译码器/复工器7414 六反相施密特触发器74145 BCD—十进制译码/驱动器7415 开路输出3输入端三与门74150 16选1数据选择/多路开关74151 8选1数据选择器74153 双4选1数据选择器74154 4线—16线译码器74155 双2-4译码器/数据分配器74156 开路输出双2-4译码器/数据分配器74157 同相输出四2选1数据选择器74158 反相输出四2选1数据选择器7416 开路输出六反相缓冲/驱动器74160 可预置BCD异步清除计数器74161 可予制四位二进制异步清除计数器74162 可预置BCD同步清除计数器74163 可予制四位二进制同步清除计数器74164 八位串行入/并行输出移位寄存器74165 八位并行入/串行输出移位寄存器74166 八位并入/串出移位寄存器74169 二进制四位加/减同步计数器7417 开路输出六同相缓冲/驱动器

7400 2输入端四与非门7401 集电极开路2输入端四与非门7402 2输入端四或非门7403 集电极开路2输入端四与非门7404 六反相器7405 集电极开路六反相器7406 集电极开路六反相高压驱动器7407 集电极开路六正相高压驱动器 7408 2输入端四与门7409 集电极开路2输入端四与门 7410 3输入端3与非门74107 带清除主从双J-K触发器74109 带预置清除正触发双J-K触发器7411 3输入端3与门74112 带预置清除负触发双J-K触发器7412 开路输出3输入端三与非门74121 单稳态多谐振荡器74122 可再触发单稳态多谐振荡器74123 双可再触发单稳态多谐振荡器74125 三态输出高有效四总线缓冲门74126 三态输出低有效四总线缓冲门7413 4输入端双与非施密特触发器74132 2输入端四与非施密特触发器74133 13输入端与非门


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74170 开路输出4×4寄存器堆74173 三态输出四位D型寄存器74174 带公共时钟和复位六D触发器74175 带公共时钟和复位四D触发器74180 9位奇数/偶数发生器/校验器74181 算术逻辑单元/函数发生器74185 二进制—BCD代码转换器74190 BCD同步加/减计数器74191 二进制同步可逆计数器74192 可预置BCD双时钟可逆计数器74193 可预置四位二进制双时钟可逆计数器74194 四位双向通用移位寄存器74195 四位并行通道移位寄存器74196 十进制/二-十进制可预置计数锁存器74197 二进制可预置锁存器/计数器7420 4输入端双与非门7421 4输入端双与门7422 开路输出4输入端双与非门74221 双/单稳态多谐振荡器74240 八反相三态缓冲器/线驱动器74241 八同相三态缓冲器/线驱动器74243 四同相三态总线收发器74244 八同相三态缓冲器/线驱动器74245 八同相三态总线收发器

74247 BCD—7段15V输出译码/驱动器74248 BCD—7段译码/升压输出驱动器

74249 BCD—7段译码/开路输出驱动器74251 三态输出8选1数据选择器74253 三态输出双4选1数据选择器

74256 双四位可寻址锁存器74257 三态原码四2选1数据选择器74258 三态反码四2选1数据选择器74259 八位可寻址锁存器/3-8线译码器7426 2输入端高压接口四与非门74260 5输入端双或非门74266 2输入端四异或非门7427 3输入端三或非门74273 带公共时钟复位八D触发器74279 四图腾柱输出S-R锁存器7428 2输入端四或非门缓冲器74283 4位二进制全加器74290 二/五分频十进制计数器74293 二/八分频四位二进制计数器74295 四位双向通用移位寄存器74298 四2输入多路带存贮开关74299 三态输出八位通用移位寄存器7430 8输入端与非门7432 2输入端四或门


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74322 带符号扩展端八位移位寄存器74323 三态输出八位双向移位7433 开路输出2输入端四或非缓冲器74347 BCD—7段译码器/驱动器74352 双4选1数据选择器/复工器

74353 三态输出双4选1数据选择器74365 门三态输出六同相线驱动器74365 门三态输出六同相线驱动器74366 门三态输出六反相线驱动器74367 4/2线三态六同相线驱动器74368 4/2线三态六反相线驱动器7437 开路输出2输入端四与非缓冲器74373 三态同相八D锁存器74374 三态反相八D锁存器74375 4位双稳态锁存器74377 单边输出公共使能八D锁存器74378 单边输出公共使能六D锁存器74379 双边输出公共使能四D锁存器7438 开路输出2输入端四与非缓冲器

74380 多功能八进制寄存器7439 开路输出2输入端四与非缓冲器74390 双十进制计数器74393 双四位二进制计数器7440 4输入端双与非缓冲器

7442 BCD—十进制代码转换器74352 双4选1数据选择器/复工器74353 三态输出双4选1数据选择器/复工器74365 门使能输入三态输出六同相线驱动器74366 门使能输入三态输出六反相线驱动器74367 4/2线使能输入三态六同相线驱动器74368 4/2线使能输入三态六反相线驱动器7437 开路输出2输入端四与非缓冲器74373 三态同相八D锁存器74374 三态反相八D锁存器74375 4位双稳态锁存器74377 单边输出公共使能八D锁存器74378 单边输出公共使能六D锁存器74379 双边输出公共使能四D锁存器7438 开路输出2输入端四与非缓冲器74380 多功能八进制寄存器7439 开路输出2输入端四与非缓冲器74390 双十进制计数器74393 双四位二进制计数器7440 4输入端双与非缓冲器7442 BCD—十进制代码转换器74447 BCD—7段译码器/驱动器


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7445 BCD—十进制代码转换/驱动器74450 16:1多路转接复用器多工器74451 双8:1多路转接复用器多工器74453 四4:1多路转接复用器多工器7446 BCD—7段低有效译码/驱动器74460 十位比较器74461 八进制计数器74465 三态同相2与使能端八总线缓冲器74466 三态反相2与使能八总线缓冲器74467 三态同相2使能端八总线缓冲器74468 三态反相2使能端八总线缓冲器74469 八位双向计数器7447 BCD—7段高有效译码/驱动器7448 BCD—7段译码器/内部上拉输出驱动74490 双十进制计数器

74491 十位计数器74498 八进制移位寄存器7450 2-3/2-2输入端双与或非门74502 八位逐次逼近寄存器74503 八位逐次逼近寄存器7451 2-3/2-2输入端双与或非门74533 三态反相八D锁存器 74534 三态反相八D锁存器7454 四路输入与或非门

74540 八位三态反相输出总线缓冲器

7455 4输入端二路输入与或非门74563 八位三态反相输出触发器74564 八位三态反相输出D触发器74573 八位三态输出触发器74574 八位三态输出D触发器74645 三态输出八同相总线传送接收器

74670 三态输出4×4寄存器堆7473 带清除负触发双J-K触发器7474 带置位复位正触发双D触发器7476 带预置清除双J-K触发器7483 四位二进制快速进位全加器7485 四位数字比较器7486 2输入端四异或门7490 可二/五分频十进制计数器7493 可二/八分频二进制计数器7495 四位并行输入\输出移位寄存器7497 6位同步二进制乘法器


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The 4000 series is the general classification referring to the industry standard integrated circuits which implement a variety of logic functions using CMOS technology. They were introduced by RCA as CD4000 COS/MOS in 1968, as a lower power and more versatile alternative to the 7400 series of TTL logic chips.[1] Almost all IC manufacturers active during the era fabricated chips from this series. RCA sometimes advertised the line as COSMOS, standing for Complimentary Symmetry Metal Oxide Semiconductor.

Initially, the 4000 series was slower than the popular 7400 TTL chips, but had the advantage of much lower power consumption, the ability to operate over a much wider range of supply voltages (3V to 15V), and simpler circuit design due to the vastly increased fanout. However their slower speed (initially only capable of about 1 MHz operation, compared with TTL's 10 MHz) meant that their applications were limited to static or slow speed designs. Later, new fabrication technology largely overcame the speed problems, while retaining backward compatibility with most circuit designs. Although all semiconductors can be damaged by electrostatic discharge, the high impedance of CMOS inputs made them more susceptible than bipolar, TTL, devices. Eventually, the advantages of CMOS (especially the later series such as 74HC) edged out the older TTL chips, but at the same time ever increasing LSI techniques edged out the modular chip approach to design. The 4000 series is still widely available, but perhaps less important than it was two decades ago. The series was extended in the late 1970s and 1980s to include new types which implemented new or more greatly integrated functions, or were better versions of existing chips in the 4000 series. Most of these newer chips were given 45xx and 45xxx designations, but are usually still regarded by engineers as part of the 4000 series. In the 1990s, some manufacturers (e.g. Texas Instruments) ported the 4000 series to their 74HC / 74HCT series to make chips like the 74HCT4060 that offers the functionality of a 4060 IC but with the speed of the 74HCT chip


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74系列和4000系列芯片74系列是最早的TTL数字电路,德州仪器公司(TI)首创。具有速度快、电平比较低(5V)、易于标准化的特点,大多计算机都应用。4000系列是CMOS数字电路,晚于74出现,美国无线电公司(RCA)首先开发,后摩托罗拉出产更多。开始速度比较慢,后高速系列完全与74兼容。

CD4001 四2输入端或非门 CD4002 双4输入端或非门 CD4006 18位串入/串出移位寄存器 CD4007 双互补对加反相器 CD4008 4位超前进位全加器 CD4009 六反相缓冲/变换器 CD4010 六同相缓冲/变换器 CD4011 四2输入端与非门 CD4012 双4输入端与非门 CD4013 双主-从D型触发器 CD4014 8位串入/并入-串出移位寄存器 CD4015 双4位串入/并出移位寄存器 CD4016 四传输门 CD4017 十进制计数/分配器 CD4018 可预制1/N计数器 CD4019 四与或选择器 CD4020 14级串行二进制计数/分频器 CD4021 08位串入/并入-串出移位寄存器 CD4022 八进制计数/分配器

CD4023 三3输入端与非门 CD4024 7级二进制串行计数/分频器 CD4025 三3输入端或非门 CD4026 十进制计数/7段译码器CD4027 双J-K触发器 CD4028 BCD码十进制译码器 CD4029 可预置可逆计数器 CD4030 四异或门 CD4031 64位串入/串出移位存储器 CD4032 三串行加法器 CD4033 十进制计数/7段译码器 CD4034 8位通用总线寄存器 CD4035 4位并入/串入-并出/串出移位寄存 CD4038 三串行加法器 CD4040 12级二进制串行计数/分频器 CD4041 四同相/反相缓冲器 CD4042 四锁存D型触发器 CD4000 双3输入端或非门 单非门


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CD4043 三态R-S锁存触发器("1"触发) CD4044 四三态R-S锁存触发器("0"触发) CD4046 锁相环 CD4047 无稳态/单稳态多谐振荡器 CD4048 四输入端可扩展多功能门 CD4049 六反相缓冲/变换器 CD4050 六同相缓冲/变换器 CD4051 八选一模拟开关 CD4052 双4选1模拟开关 CD4053 三组二路模拟开关 CD4054 液晶显示驱动器 CD4055 BCD-7段译码/液晶驱动器 CD4056 液晶显示驱动器 CD4059 “N”分频计数器 NSC/TI CD4060 14级二进制串行计数/分频器 CD4063 四位数字比较器 CD4066 四传输门 CD4067 16选1模拟开关 CD4068 八输入端与非门/与门 CD4069 六反相器 CD4070 四异或门 CD4071 四2输入端或门 CD4072 双4输入端或门 CD4073 三3输入端与门 CD4075 三3输入端或门 CD4076 四D寄存器 CD4077 四2输入端异或非门 CD4078 8输入端或非门/或门 CD4081 四2输入端与门 CD4082 双4输入端与门 CD4085 双2路2输入端与或非门 CD4086 四2输入端可扩展与或非门 CD4089 二进制比例乘法器 CD4093 四2输入端施密特触发器 CD4095 三输入端J-K触发器 CD4096 三输入端J-K触发器 CD4097 双路八选一模拟开关

CD4098 双单稳态触发器 CD4099 8位可寻址锁存器 CD40100 32位左/右移位寄存器 CD40101 9位奇偶较验器 CD40102 8位可预置同步BCD减法计数器 CD40103 8位可预置同步二进制减法计数器 CD40104 4位双向移位寄存器 CD40105 先入先出FI-FD寄存器 CD40106 六施密特触发器 CD40107 双2输入端与非缓冲/驱动器 CD40108 4字×4位多通道寄存器 CD40109 四低-高电平位移器 CD40110 十进制加/减,计数,锁存,译码驱动 CD40147 10-4线编码器 CD40160 可预置BCD加计数器 CD40161 可预置4位二进制加计数器 CD40162 BCD加法计数器 CD40163 4位二进制同步计数器 CD40174 六锁存D型触发器 CD40175 四D型触发器 CD40181 4位算术逻辑单元/函数发生器 CD40182 超前位发生器 CD40192 可预置BCD加/减计数器(双时钟) CD40193 可预置4位二进制加/减计数器 CD40194 4位并入/串入-并出/串出移位寄存 CD40195 4位并入/串入-并出/串出移位寄存 CD40208 4×4多端口寄存器 CD4501 4输入端双与门及2输入端或非门 CD4502 可选通三态输出六反相/缓冲器 CD4503 六同相三态缓冲器 CD4504 六电压转换器 CD4506 双二组2输入可扩展或非门 CD4508 双4位锁存D型触发器 CD4510 可预置BCD码加/减计数器 CD4511 BCD锁存,7段译码,驱动器 CD4512 八路数据选择器 CD4513 BCD锁存,7段译码,驱动器(消隐) CD4514 4位锁存,4线-16线译码器 CD4515 4位锁存,4线-16线译码器 CD4516 可预置4位二进制加/减计数器 CD4517 双64位静态移位寄存器 CD4518 双BCD同步加计数器 CD4519 四位与或选择器

CD4520 双4位二进制同步加计数器 CD4521 24级分频器 CD4522 可预置BCD同步1/N计数器 CD4526 可预置4位二进制同步1/N计数器 CD4527 BCD比例乘法器 CD4528 双单稳态触发器 CD4529 双四路/单八路模拟开关 CD4530 双5输入端优势逻辑门 CD4531 12位奇偶校验器 CD4532 8位优先编码器 CD4536 可编程定时器 CD4538 精密双单稳 CD4539 双四路数据选择器 CD4541 可编程序振荡/计时器 CD4543 BCD七段锁存译码,驱动器 CD4544 BCD七段锁存译码,驱动器 CD4547 BCD七段译码/大电流驱动器 CD4549 函数近似寄存器 CD4551 四2通道模拟开关 CD4553 三位BCD计数器 CD4555 双二进制四选一译码器/分离器 CD4556 双二进制四选一译码器/分离器 CD4558 BCD八段译码器 CD4560 "N"BCD加法器 CD4561 "9"求补器 CD4573 四可编程运算放大器 CD4574 四可编程电压比较器 CD4575 双可编程运放/比较器 CD4583 双施密特触发器 CD4584 六施密特触发器 CD4585 4位数值比较器 CD4599 8位可寻址锁存器 CD22100 4×4×1交叉点开关


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参考网上资料

74系列

http://encyclopedia.thefreedictionary.com/7400+series

http://encyclopedia.thefreedictionary.com/List+of+7400+series+integrated+circuits

4000系列

http://encyclopedia.thefreedictionary.com/4000+series

http://encyclopedia.thefreedictionary.com/List+of+4000+series+integrated+circuits


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数据选择器功能的扩展原理

0 0 D10 D20

0 0 D11 D21

0 0 D12 D22

0 0 D13 D23

1. 地址端可以任意并联在一起,但一般是对应端并联,如74LS153双四选一数据选择器,它们的地址输入端就是对应连接在一起的。


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Z

A2

2-1

A1

A0

a1

a1

Y0

Y1

方案二

a0

a0

S0 D0 D1 D2 D3

S1 D0 D1 D2 D3

d0 d1 d2 d3 d4 d5 d6 d7

2. 输出不唯一,而且并联后,会相互影响。有两种方案可以实现多选一输出。其一,在使能端S1S2加上控制信号,使两片选择器在任一时刻只有一片处于数据选择状态;另一种,是两片都处于数据选择状态,然后将两片的输出再选一次,这样也是需要一个地址选择信号。

那么这个控制信号从何而来,电路本身的输出显然是不可以的。那么这个控制信号就应该是由外部输入。这也显然,两位地址选择端有22 4种取值可能,只能区别4种不同的状态,即只能实现4选1,要想实现8选1,则至少要有3位地址控制端。

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优先编码器功能的扩展原理

高优先级扩展端

┇ ┇ ┅ ┇ ┇ ┅ ┇ ┇ ┇ ┇ ┇ ┇ ┇ ┇ ┇ ┇ ┇

1 × ┅ × 0 0 1 ┅ 1 1 1 1 1 1 1 1 1 1 0

┇ ┇ ┅ ┇ ┇ ┅ ┇ ┇ ┇ ┇ ┇ ┇ ┇ ┇ ┇ ┇ ┇

0 0 1┅ 1 0 1 ┅ 1 1 1 1 1 1 1 1 0 0 1

高优先级输入端

高优先级输出端

× ┅ × ×┅× 0 0 0 0 1 0

1

0

1 1 1 1 1

1

× ┅ × ×┅ 0 1 0 0 1 1 0

0

1 1 1 1 1

0

×┅×0 0 1 ┅ 1 1 1 1 0 1

0 0 0 1 0

0

×┅0 1 0 1 ┅ 1 1 1 1 0 1

0 0 1 1 0

0 1 ┅1 0 1 ┅ 1 1 1 1 1 1 1 0 1 0 1


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  • S1的控制逻辑:

  • 高优先级片(片1)只要有信号输入,就对其进行编码,所以S1应该始终有效,即S1=0(低电平-直接接地)

2. S2的控制逻辑:

低优先级片(片2)只有在高优先级片没有信号输入时,才对其自身输入信号进行编码,所以S2是受片1的控制,也就是说,S2的控制信号应该由片1给出。然后看S2需要什么样的逻辑,和片1的输出端逻辑比较,找出一个合适的。S2的逻辑是:片1有信号输入时,S2=1,使片2不工作;只有当片1没有信号输入时,S2=0,片2才对其输入信号进行编码。由此分析可以得到,片1的YS和YEX都可以,可任选其一,但要注意逻辑电平

3. 输出端逻辑:

当片1编码输出时,输出编码由Y12Y11Y10给出,当片2编码输出时,输出编码由Y22Y21Y20给出,很不方便,所以要将两组输出合并为一组输出。合并的原则是:两组输出互不影响。观察输出逻辑的特点:当一组输出编码时,另一组输出全为“1”,所以用与或与非逻辑并联(两组输出端可在任意组合并联,但一般是对应输出端并联,这样编码更有规律)。(如用与逻辑,则最终输出和每片输出同极性-同为负逻辑输出或称低电平有效;用与非门则极性相反,变为正逻辑输出或称高电平有效)


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4. 编码方案:

我们可以发现,当对两片对应输入端(如片1的I0(A8)和片2的I0(A0))分别编码时,其输出的编码是相同的,即都是”000“(与非门并联输出)。这个问题很好理解,3位输出只有23 8种取值可能,即只能表示8个输入信号,要想表示16个对象信号,至少要有4个输出端。我们要找出另一个输出端。

只有在两片对应输入端有信号时才会出现重码,所以我们找出的另一位编码应该可以可靠的区分出两片的工作状态,即可以表明低三位编码是由哪片输出的。通过比较YS2 YS1 YEX 任一个都可以,然后,就可以根据编码的选择方案来确定逻辑。选择的逻辑不同,则编码方案不同。

5. 扩展输出端:

同样可以构成和一片编码器功能相同的扩展输出端YS,YEX ……

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总结:无论是多少片编码器扩展,高优先级控制低优先级,为的是都要保证在任意时刻只有一片编码器工作在译码状态。


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译码器功能扩展原理

0 1 ┅1 0 1 ┅1

1 0 ┅1 1 0 ┅1

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1


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1. 输入端并联,一般对应端并联。

2. 译码输出信号不唯一,为使满足编码和信号一一对应的关系。通过所加控制信号控制译码器在任一时刻只有一片处于译码状态,以保证编码和输出信号的一一对应的关系。

利用各片的使能端,选择合适的二进制译码电路。

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