第八章
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第八章 正反器 PowerPoint PPT Presentation


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第八章 正反器. RS 正反器. 一裝置或電路若有兩個穩定狀態稱為雙穩態 (bistable) 。 雙穩態電路構成的正反器 (flip-flop) 有兩個穩定狀態,輸出 0V 或 +5V 。 其狀態會維持到輸入改變才可能有變化,因此有記憶功能。 任何雙穩態裝置均可儲存一位元的資料。 正反器常稱為閂鎖 (latch) 。. RS 正反器. 正反器基本概念. RS 正反器. NOR 閘正反器 兩個互補輸出  . RS 正反器. Ex.8-1 pp.398. RS 正反器. 正反器 由 NAND 閘構成之正反器。. RS 正反器. Ex.8-2 pp.400.

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第八章 正反器

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Presentation Transcript


Bistable flip flop 0v5v latch

第八章正反器


Bistable flip flop 0v5v latch

RS正反器

  • 一裝置或電路若有兩個穩定狀態稱為雙穩態(bistable)。

  • 雙穩態電路構成的正反器(flip-flop)有兩個穩定狀態,輸出0V或+5V。其狀態會維持到輸入改變才可能有變化,因此有記憶功能。

  • 任何雙穩態裝置均可儲存一位元的資料。

  • 正反器常稱為閂鎖(latch)。


Bistable flip flop 0v5v latch

RS正反器

  • 正反器基本概念


Bistable flip flop 0v5v latch

RS正反器

  • NOR閘正反器兩個互補輸出


Bistable flip flop 0v5v latch

RS正反器

  • Ex.8-1 pp.398


Bistable flip flop 0v5v latch

RS正反器

  • 正反器由NAND閘構成之正反器。


Bistable flip flop 0v5v latch

RS正反器

  • Ex.8-2 pp.400


Bistable flip flop 0v5v latch

RS正反器

  • 74LS279 IC


Bistable flip flop 0v5v latch

RS正反器

  • NOR閘正反器  高準位動作電路(active-high circuit)

  • NAND閘正反器  低準位動作電路(active-low circuit)


Bistable flip flop 0v5v latch

閘控正反器

  • RS 正反器,因R及S輸入後,立刻輸出Q,所以稱為通透的(transparent)。

  • 閘控正反器( gated flip-flop)另用在RS正反器輸入端加上邏輯閘,以達成控制正反器之目的。

    • 計時RS正反器(clocked RS flip-flop)

    • 計時D型正反器(clocked D-type flip-flop)


Bistable flip flop 0v5v latch

閘控正反器

  • 計時RS正反器(clocked flip-flop)在基本RS正反器輸入端加上兩個AND閘,以控制其禁能或致能。

  • 當ENABLE=H  輸出跟著變化ENABLE=L  輸出維持上次結果

  • tn是發生在加入EN輸入的NT前,tn+1發生在NT後。


Bistable flip flop 0v5v latch

閘控正反器

  • 計時RS正反器

  • Ex.8-3 pp.402

  • Ex.8-4 pp.404


Bistable flip flop 0v5v latch

閘控正反器

  • 計時D型正反器將原有的RS正反器兩輸入(R,S)改為單一輸入(D)。並利用ENABLE控制訊號輸入的禁能或致能。

  • 當EN為H時,Q=D EN為L時,Q維持上一個D值且不被改變。

  • 此種D型正反器稱為D型閂鎖(D latch)。


Bistable flip flop 0v5v latch

閘控正反器

  • 應用於資料儲存4個D型閂鎖由同步的計時脈波驅動,當計時脈波為高準位時,輸入資料就被載入到正反器而輸出;當計時脈波為低準位時,輸出保持原資料。


Bistable flip flop 0v5v latch

邊緣觸發RS正反器

  • 正緣觸發RS正反器將計時脈波加至正脈波形成電路,以產生的PT控制正反器的通透性。也就是說,此正反器僅在PT期間才通透,其他時間則否。

  • Ex. 8-5 pp.409

  • R或S僅需在PT這段短時間內保持穩定。


Bistable flip flop 0v5v latch

邊緣觸發RS正反器

  • 負緣觸發RS正反器正反器僅在NT期間才通透,其他時間則否。

  • Ex8-6 pp.410

  • R或S僅需在NT這段短時間內保持穩定。


Bistable flip flop 0v5v latch

邊緣觸發D型正反器

  • 邊緣觸發D型正反器(edge-triggered d flip-flop)此種D型正反器僅在計時脈波的某依特定時間點(如PT點)對資料位元取樣。

  • 當C為低準位,Q保持(閂鎖)前一狀態值。當C的正緣(PT)發生時,資料位元即被載入。


Bistable flip flop 0v5v latch

邊緣觸發D型正反器

  • 具預置(preset)及清除(clear)功能的邊緣觸發D型正反器

  • 當按下RESET開關在C的第一個PT發生時,設定Q=1,只要一直按著,Q會維持1。當CLEAR=1時,Q=0。當PRESET=1時,Q=1。

  • PRESET和CLEAR稱為非同步輸入(asynchronous input)。D輸入僅受計時脈波產生的PT影響,稱為同步輸入(synchronous input)。


Bistable flip flop 0v5v latch

邊緣觸發JK正反器

  • 正緣觸發JK正反器RS正反器在R=S=1時會使輸出有不允許的狀態,使Q無法預測。JK正反器可解決此種現象。


Bistable flip flop 0v5v latch

邊緣觸發JK正反器

  • Ex. 8-7 pp.417

  • PR和CLR屬非同步輸入,可以超越(override)其他輸入信號。


Bistable flip flop 0v5v latch

正反器交換時間

  • 正反器交換時間(flip-flop timing)二極體及電晶體並不能立即改變狀態,其交換時間大約在奈秒(ns)範圍。

  • tp:交換時間是導致延遲的因素。

  • tsetup:準備時間(setup time)就是在計時脈波到達前,資料位元必須先到達準位所需最少時間。

  • thold:保持時間(hold time)就是計時脈波邊緣到達後,資料位元D必須保持不變的最少時間。

  • Ex. 8-8 pp.419


  • Bistable flip flop 0v5v latch

    JK主/從正反器

    • JK主/從正反器主正反器正緣觸發從正反器負源觸發

    • 7476主/從JK正反器

    • Ex. 8-9 pp.422

    脈波觸發(pulse-triggered)


    Bistable flip flop 0v5v latch

    開關接觸點跳動電路

    • 開關接觸點跳動電路(switch contact bounce circuit) 接觸點跳動(contact bounce)


    Bistable flip flop 0v5v latch

    開關接觸點跳動電路

    • 簡易RS正反器消除跳動電路

    課本錯誤!!


    Bistable flip flop 0v5v latch

    開關接觸點跳動電路

    • 74123可再觸發單穩態電路

    • Ex.8-10 pp.426


    Bistable flip flop 0v5v latch

    正反器


    Bistable flip flop 0v5v latch

    正反器


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