無線感測器 Emulation 系統架構

1. 研究成果 ： Multi-Core Interconnection Network High Performance File System 因為半導體技術日新月異，在同樣面積的晶片上能放入更多的電晶體，使得以往既龐大且受限於網路傳輸的多處理器的系統，如今得以實作在單一晶片上；以多運算核心(Multi-Cores)取代一在提高運作時脈的處理器設計，能突破目前deep-Submicro製程時脈無法再提升更高的瓶頸，利用程式Thread-level/Task-level的平行性大幅增加運算效能。 儘管多核心是未來　　 　　　　　　　　　　　　　 趨勢，不同core間 交換資料所經過的interconnection- network卻成為效能 瓶頸。一旦加入programming model、DMA、以及異質性核心(heterogeneous)等issue，使得network的設計更顯複雜。 目前本實驗室參與工研院PAC II計畫中，multi-core的多媒體高效能運算平台interconnection-network的部份(上圖)，希望設計一high bandwidth & low power on-chip network，使PAC II平台的8個PAC DSP及2個ARM能以高效率的方式協同運作。 由於資料庫管理系統、多媒體應用及科學模擬的發展需要高I/O效能，叢集系統和平行檔案系統越來越熱門。本計畫即是研究容錯的平行檔案系統，並為了達到高效能的檔案處理，檔案的傳輸路徑也將做最佳化的處理。 隨著儲存資料量的增大以及網路技術的普遍,透過網路儲存資料也產生許多問題，其中磁碟的安全性及跨平台共享是其中兩大問題，在傳統的磁碟上要維護每一個區塊(block)的屬性需要伺服器 提供很多的資源 物件儲存系統 (object storage) 可以將這個工作交 給磁碟完成，進而 達成安全性以及跨 平台共享的目標 High Speed Switch Fabric IC 為因應高速光纖網路的需求，建立一個高速網路交換機 顯得更為重要。目前的網路交換機多採用Load Balanced Birkhoff-von Neumann Switch的架構，本計畫將用tsmc 0.13um的製程把此高速交換機實現。 Wireless Sensor Network 近年來無線感測器廣泛開發，但是卻沒有一套有系統、有公信力的benchmark. 我們致力於研究出一套完整的系統並且制定出合宜的無線感測器量測標準，讓無線感測器的應用廠商可經由此標準來選擇最適宜的無線感測器. Chip的主要架構包括： ．High speed CML I/O．8x8 TDM Load-balanced Switch Core．High Speed SerDes 目前模擬結果input data rate已可達8~10Gbps Wireless Sensor Node 量測系統示意圖 右圖為SerDes的架構圖包含MUX的電路將parellel 資料轉成高速serial訊號傳出去，以及DMUX的電路將收到的高速serial訊號轉回parallel的資料以供處理。 無線感測器 Emulation 系統架構