ディジタル回路　第 4 回規格表から見た CMOS 回路

ディジタル回路　第4回規格表から見たCMOS回路ディジタル回路　第4回規格表から見たCMOS回路情報工学科天野英晴

規格表とは？ • 電子デバイスを使って設計する場合に必要な情報が載っているマニュアル • 最大動作定格 • この範囲を守らないと壊れるかもしれない→あまり使わない • 推奨動作条件 • この範囲を守らないと電気的な規格が保証されない • 静特性、DC特性 • 時間項が入らない特性 • 入出力特性 • 駆動能力 • 動特性、AC特性 • 時間項の入った特性 • 伝搬遅延時間

絶対最大定格と推奨動作条件テキストp.35 • 74ACシリーズというかつてのCMOSの標準ディジタルICの規格 • ５V電源時代→LV（2.2-3.3V品）は55ページ • この時代はかなり電源範囲が広かった • 最近の製品（１V-3.3V)はもっと電源範囲が狭い • 入力電圧は電源電圧を越えてはならない →　ラッチアップの危険性（後で） • 入力の信号変化に制限がある →　ゆっくりすぎる入力は不安定状態を作る（次次回）

うんちく • 74シリーズは、標準ディジタルICの規格 • ７４　AC　００ゲートの種類００：2入力NANDが4個 74：民生 54：軍用デバイスの種類 AC： Advanced CMOS テキストp37に例を掲載最近はFPGA(Field Programmable Gate Array)などのプログラマブルデバイスに押されてあまり使われない

Vout HレベルはほとんどVDD VDD スレッショルドレベル（Threshold Level) しきい値　出力 H→L（L→H)の切り替わる入力電圧スレッショルドレベルは、ほぼVDD/2 Lレベルはほとんど０V Vin VDD/2 VDD ０V CMOSの入出力特性 CMOSはほとんど理想的な入出力特性を持っている

スレッショルドレベルの決め方 • スレッショルドレベルを固定値に定めることは困難 • 温度による違い • 製品の特性ばらつき • ヒステリシス（履歴）特性 • L→H、H→Lでスレッショルドが違ってくる Vout VDD この特性は悪いことではない（次回） Vin VDD/2 VDD ０V

工学的スレッショルドレベル 数値はp.36 ACシリーズ電源4.4V、CMOS同士の接続最悪の場合を考えて読む！ワーストケースデザイン VOH：推奨動作条件を満足する限り最悪でもこの値をHレベルとして保証（最小値を使う）4.4V Hレベルノイズマージン 4.4-3.15=1.25 VIH：これより高ければHレベルとして認識（最小値を使う）　3.15V 出力側入力側：　スレッショルドレベルはこの範囲のどこかにある→どこでもいいじゃないか！ VIL：これより低ければLレベルとして認識（最大値を使う　1.35V Lレベルノイズマージン 1.35-0.1=1.25 VOL：推奨動作条件を満足する限り最悪でもこの値をLレベルとして保証（最大値を使う）0.1V

演習1 • 55ページの74LVシリーズを、CMOS同士で接続し、電源3.3Vで利用した場合のノイズマージンをL、H共に計算せよ。 • CMOS同士の接続では入力電流は小さい • ワーストケースデザインをせよ

駆動能力 一つの出力にいくつ入力を繋げるか？＝ファンアウト … ON IOH H Z A L Z A IOL ON Lレベルファンアウト＝IOL/Iin Hレベルファンアウト＝IOH/Iin

CMOSのファンアウト • p.36のデータから直流的ファンアウトを計算すると • ２４ｍA/5.0μA＝4800個 • これは有り得ない • 容量負荷、波形の乱れを考えて10個程度にするのが普通

伝搬遅延時間 スレッショルドレベル＝1/2Vddとすると入力がスレッショルドレベルをよぎってから出力がスレッショルドレベルをよぎるまで VIH ½VIH つまりはディジタル的な信号が伝わる時間を示す変化は出力で見る！ VOH ½VOH tpHL tpLH

STA（Static Timing Analysis) L→H H→L L→H H→L L→H H→L tpHL + tpLH + tpHL tpLH + tpHL + tpLH のうち大きい方を取る 2 X tpLH+tpHL の方が大きくなる傾向にある

立上がり立下り tf: 立下り時間、tTLHとも呼ばれる tr:立上り時間,tTLHとも呼ばれる出力波形の良さあまり実際には使わない VOH VOHの90％ VOHの90％ VOHの10％ VOHの10％ tｆ tｒ

消費電力（ダイナミック電力） • CMOSのスイッチングとその伝搬に必要な電力 • ½　容量　×　電源電圧の2乗　×スイッチング率 • スイッチング率は通常動作周波数に比例 • 容量は、ドライブする側とされる側、配線容量を含む • 電圧を下げるのが最も効く • ５V→3.3V→2.4V→1.5V→1.0V(これより下げるのが困難） • プロセッサコアの動作周波数が3.1GHz程度で頭打ちになった原因の一つ • 電圧（V）と周波数（ｆ）を負荷に応じて調整 • DVFS(Dynamic Voltage and Frequency Scaling)

消費電力（スタティック電力） • リーク電力とも呼ばれる　（D-Sのリークが主） • 電源電圧に比例 • 動いていなくても消費するので携帯デバイスでは大変 • トランジスタのスレッショルドレベルを大きくすれば良い →　しかし遅くなる • Dual Vth, パワーゲーティング、基板バイアス

CMOS利用上の問題点 • 静電破壊 • 静電気が薄い絶縁膜を破壊 • ANTI STATICの袋、ケース、黒いウレタン、銀紙などに保管 • シャーシに入れて電源を付ければ大丈夫 • 基板やチップを不用意に手で触れないように注意 • ラッチアップ • CMOSのpMOS, nMOSの組み合わせパターンがサイリスタを構成 • 何かの原因でオンになって過電流が流れる • 入力が電源電圧よりも大きいと発生しやすい • ダイオードなどの保護回路が有効

p型拡散層 n型拡散層 p型拡散層 n型拡散層寄生サイリスタ

演習２ • 下の回路の最大遅延時間を計算せよ • ゲートは全て74AC00とする

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