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第九章 ULSI 工艺总汇

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第九章 ULSI 工艺总汇

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Presentation Transcript

  1. 第九章 ULSI工艺总汇

  2. 集成电路制造工艺分类 1.双极型工艺(bipolar) 2.CMOS工艺 3. BiCMOS工艺

  3. §1双极型(NPN)集成电路工艺(典型的PN结隔离工艺)§1双极型(NPN)集成电路工艺(典型的PN结隔离工艺)

  4. 思考题 1.与分立器件工艺有什么不同? 2.埋层的作用是什么? 3.需要几块光刻掩膜版(mask)? 4.每块掩膜版的作用是什么? 5.器件之间是如何隔离的? 6.器件的电极是如何引出的?

  5. P-Sub 1.衬底准备2.第一次光刻——N+隐埋层扩散孔光刻 氧化 光刻n+埋层区 衬底准备(P型) 清洁表面 n+埋层区注入

  6. 3.外延层淀积 4.第二次光刻——P+隔离扩散孔光刻 N- N- N+ N+ P-Sub 隔离氧化 生长n-外延 光刻p+隔离区 p+隔离注入 p+隔离推进

  7. P+ P+ P+ N- N- N+ N+ P-Sub 5.第三次光刻——P型基区扩散孔光刻 硼扩散 光刻硼扩散区

  8. P P P+ P+ P+ N- N- N+ N+ P-Sub 6.第四次光刻——N+发射区扩散孔光刻 氧化 光刻磷扩散区 磷扩散

  9. P P P+ P+ P+ N- N- N+ N+ P-Sub 7.第五次光刻——引线接触孔光刻 氧化 光刻引线孔 清洁表面

  10. P P P+ P+ P+ N- N- N+ N+ P-Sub 8.第六次光刻——金属化内连线光刻 反刻金属 蒸镀金属

  11. AL SiO2 N+ B C E P P+ P+ N-epi N+-BL P-SUB NPN晶体管剖面图 Epitaxial layer 外延层 Buried Layer

  12. 埋层 外延层作用 • 在晶体管的电学参数中,特征频率ft,饱和压降Uces,最大集电极电流ICM,击穿电压UBRCEO,结电容都与集电区的掺杂浓度有关。而且他们对集电区浓度的要求相互矛盾。 • 为了获得高的击穿电压、小的结电容,要求集电区电阻率高 • 为了获得小的饱和压降Uces(直接决定逻辑电路的输出低电平,越小越好)和集电区串联电阻,提高特征频率fT和ICM要求电阻率低

  13. 钝化层 C E B B E B C SiO2 N+ N+ N+ N+ P P P+ P+ P+ 光刻胶 N–-epi N–-epi SiO2 P-Sub N+埋层 埋层的作用 1.减小串联电阻(集成电路中的各个电极均从上表面引出,外延层电阻率较大且路径较长),饱和压降Uces,提高特征频率fT和ICM 2.减小寄生pnp晶体管的影响

  14. 外延层的作用 • 为了获得高的击穿电压、小的结电容

  15. 钝化层 C E B B E B C SiO2 SiO2 N+ N+ N+ N+ P P P+ P+ P+ 光刻胶 N–-epi N–-epi SiO2 P-Sub N+埋层 隔离的实现 1.P+隔离扩散要扩穿外延层,与p型衬底连通。因此,将n型外延层分割成若干个“岛” 。 2. P+隔离接电路最低电位,使“岛” 与“岛” 之间形成两个背靠背的反偏二极管。

  16. 光刻掩膜版汇总 埋层区 隔离墙 硼扩区 磷扩区 引线孔 金属连线

  17. 金属与半导体接触? 钝化层 C E B B E B C SiO2 N+ N+ N+ N+ P P P+ P+ P+ 光刻胶 N–-epi N–-epi SiO2 P-Sub N+埋层 低势垒,高复合, 高掺杂 外延层电极的引出 形成欧姆接触的方法? 欧姆接触电极:金属与掺杂浓度较低的外延层相接触易形成整流接触(金半接触势垒二极管)。因此,外延层电极引出处应增加浓度。

  18. §2 CMOS集成电路工艺

  19. CMOS集成电路是目前应用最为广泛的一种集成电路,约占集成电路总数的95%以上。CMOS集成电路是目前应用最为广泛的一种集成电路,约占集成电路总数的95%以上。 • CMOS工艺技术是当代VLSI工艺的主流工艺技术,它是在PMOS与NMOS工艺基础上发展起来的。其特点是将NMOS器件与PMOS器件同时制作在同一硅衬底上。 • CMOS工艺技术一般可分为三类,即 P阱CMOS工艺 N阱CMOS工艺 双阱CMOS工艺

  20. 1.P阱CMOS工艺 P阱CMOS工艺以N型单晶硅为衬底,在其上制作P阱。NMOS管做在P阱内,PMOS管做在N型衬底上。

  21. P阱CMOS工艺 电连接时,P阱接最负电位,N衬底接最正电位,通过反向偏置的PN结实现PMOS器件和NMOS器件之间的相互隔离。P阱CMOS芯片剖面示意图见下图。

  22. n 沟 MOS (NMOS) p 沟 MOS (PMOS)

  23. 由于氧化层中正电荷的作用以及负的金属(铝)栅与衬底的功函数差,使得在没有沟道离子注入技术的条件下,制备低阈值电压(绝对值)的PMOS器件和增强型NMOS器件相当困难。于是,采用轻掺杂的n型衬底制备PMOS器件,采用较高掺杂浓度扩散的p阱做NMOS器件(使阈值电压从负变正,因为高的表面态会使NMOS的阈值电压为负),在当时成为最佳的工艺组合。由于氧化层中正电荷的作用以及负的金属(铝)栅与衬底的功函数差,使得在没有沟道离子注入技术的条件下,制备低阈值电压(绝对值)的PMOS器件和增强型NMOS器件相当困难。于是,采用轻掺杂的n型衬底制备PMOS器件,采用较高掺杂浓度扩散的p阱做NMOS器件(使阈值电压从负变正,因为高的表面态会使NMOS的阈值电压为负),在当时成为最佳的工艺组合。

  24. N阱CMOS芯片剖面示意图 2.N阱CMOS工艺

  25. N阱CMOS正好和P阱CMOS工艺相反,它是在P型衬底上形成N阱。因为N沟道器件是在P型衬底上制成的,这种方法与标准的N沟道MOS(NMOS)的工艺是兼容的。在这种情况下,N阱中和了P型衬底, P沟道MOS管会受到过渡掺杂的影响。

  26. N阱CMOS工艺 早期的CMOS工艺的N阱工艺和P阱工艺两者并存发展。但由于N阱CMOS中NMOS管直接在P型硅衬底上制作,有利于发挥NMOS器件高速的特点,因此成为常用工艺 。

  27. 3.双阱CMOS工艺 • 随着工艺的不断进步,集成电路的线条尺寸不断缩小,传统的单阱工艺有时已不满足要求,双阱工艺应运而生。

  28. 双阱CMOS工艺 • 通常双阱CMOS工艺采用的原始材料是在N+或P+衬底上外延一层轻掺杂的外延层,然后用离子注入的方法同时制作N阱和P阱。

  29. 双阱CMOS工艺 • 使用双阱工艺不但可以提高器件密度,还可以有效的控制寄生晶体管的影响,抑制闩锁现象。

  30. 1)P阱CMOS集成电路工艺过程简介 一、硅片制备 二、前部工序

  31. 掩膜1:P阱光刻 具体步骤如下: 1.生长二氧化硅:

  32. 2.P阱光刻: 涂胶、掩膜对准、曝光、显影、刻蚀 3.去胶 4.掺杂:掺入B元素

  33. 掩膜2 : 光刻有源区 • 淀积氮化硅 • 光刻有源区 • 场区氧化 • 去除有源区氮化硅及二氧化硅 • 生长栅氧 • 淀积多晶硅

  34. 掩膜3 :光刻多晶硅

  35. 掩膜4 :P+区光刻 • 1、P+区光刻 • 2、离子注入B+,栅区有多晶硅做掩蔽,称为硅栅自对准工艺。 • 3、去胶

  36. 掩膜5 : N+区光刻 1、N+区光刻 2、离子注入P+ 3、去胶

  37. 掩膜6 :光刻接触孔

  38. 掩膜7 :光刻铝引线 1、淀积铝 2、光刻铝

  39. 三、后部封装 (在另外厂房) (1)背面减薄 (2)切片 (3)粘片 (4)压焊:金丝球焊 (5)切筋 (6)整形 (7)塑封 (8)沾锡:保证管脚的电学接触 (9)老化 (10)成品测量 (11)打印、包装

  40. 2) 简化N阱CMOS工艺演示

  41. N阱CMOS芯片剖面示意图 N阱CMOS芯片剖面示意图见下图。

  42. 光刻1,刻N阱掩膜版 氧化层 P-SUB 氧化层生长

  43. 光刻胶 掩膜版 光刻1,刻N阱掩膜版 曝光

  44. 光刻1,刻N阱掩膜版 氧化层的刻蚀

  45. 光刻1,刻N阱掩膜版 N阱注入

  46. N阱 P-SUB 形成N阱

  47. 掩膜版 二氧化硅 光刻2,刻有源区掩膜版 氮化硅的刻蚀 N阱 氮化硅的作用?

  48. 掩膜版 氮化硅 光刻2,刻有源区掩膜版 二氧化硅 场氧的生长 N阱