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VLSI 概論 Introduction to VLSI. 第四章 電路性能分析 by Chiou-kou Tung, IC Design Lab, EE, NCUT. 影響電路工作速度的元件. 一個電路的工作速度或切換速度( switching speed )決定於輸出端所接的電容與電阻。 電容包括接線電容、閘極電容、擴散層電容(接到輸出端的汲極區域)及其他寄生電容與接點電容。 接線電容由金屬或多晶矽當導線產生,且包含其邊緣電容。. 影響電路工作速度的閘極電容.

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Presentation Transcript
vlsi introduction to vlsi
VLSI概論Introduction to VLSI

第四章

電路性能分析

by Chiou-kou Tung, IC Design Lab, EE, NCUT

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影響電路工作速度的元件
  • 一個電路的工作速度或切換速度(switching speed)決定於輸出端所接的電容與電阻。
  • 電容包括接線電容、閘極電容、擴散層電容(接到輸出端的汲極區域)及其他寄生電容與接點電容。
  • 接線電容由金屬或多晶矽當導線產生,且包含其邊緣電容。
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影響電路工作速度的閘極電容
  • 閘極電容:是輸出端接到下一級輸入的閘極上的電容。因 此對於CMOS而言,它至少會有兩個閘極電 容:一個為PMOS上的電容,另一個為NMOS上 的電容。也就是說,扇出數目愈多的邏輯閘, 其輸出端所接的閘極電容個數愈多,其工作速 度也就愈慢。
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影響電路工作速度的閘極電容
  • 閘極電容Cg可表示為 : Cg = Cgs + Cgb + Cgd
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影響電路工作速度的閘極電容
  • 雖然MOS在不同工作模式,不同偏壓下,整個電容效應值就會有差異;然而閘極電容Cg卻近似於「閘--氧化層」電容值,除了偏壓值介於零與臨限電壓之間的範圍之外,不過在數位電路中偏壓在這範圍之內的時間相當短暫,它可以被認為是趨於一個定值 , 其中A為閘極面積(或設計的通道面積),而 則是每單位面積的「薄氧化層」電容為 其中 為氧化層厚度。
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影響電路工作速度的 擴散層電容
  • 擴散層電容:當擴散n型雜質進入基體形成汲極及源極時,NMOS電晶體於是產生。由於擴散形成的汲極與源極是近乎長方體,而且極性與基體相反,於是乎,其電容效應除了本身(汲極或源極)表面積產生的電容之外還要考慮這些長方體的四周與旁邊的基體形成的電容。
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影響電路工作速度的 擴散層電容
  • 擴散層電容包含擴散表面與基體相鄰生成的電容和擴散區域四周邊牆與基體產生的電容效應,因為擴散的深度為一定值,所以這個因邊牆感應的電容值與擴散區域四周長度成正比。因此全部的擴散層電容可表示為: 其中a、b為擴散區域的長與寬,Cja為每um²會產生多少接面電容,Cjp則是每um會產生多少周邊電容。從上面這個式子可以發現,當擴散區域面積因技術進步線寬得以縮短而減少時,周邊電容就變得更重要。
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影響電路工作速度的接線電容與其他電容
  • 接線電容:是輸出端接至下一極輸入端所需要的訊號導線產 生的電容稱之,一般多利用金屬和多晶矽作為導 線。但是,金屬產生的電阻電容效應均比多晶矽 還要來的小,因此大部份的導線應該盡量使用金 屬,直到要接至閘極時才換成多晶矽。
  • 其他電容:電容可能存在於任兩個電板之間,因此底下的這 些情況都會有電容的產生:閘極與通道之間、多 晶矽與基體之間、擴散層與基體之間、第一層金 屬與基體之間、第二層金屬與基體之間、第一層 金屬與第二層金屬之間、第一層金屬與多晶矽之 間、第二層金屬與多晶矽之間,這是對於雙層金 屬單層多晶矽製程而言,若是雙層金屬雙層多晶 矽的製程技術,就還要考慮第二層多晶矽與其他 層導體之間可能產生的電容。
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影響電路工作速度的電阻
  • 電阻估算:一物質截面積A,長度 ,電阻係數ρ,則此物質的電阻值R可以表示成:
  • 在積體電路中各層物質的厚度有其定值t,因此可以表示成:
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影響電路工作速度的電阻
  • 其中w為該層物質的寬, 稱之為方塊電阻(square resistance)或薄層電阻(sheet resistance),以歐姆/方塊或Ω/□為單位。因此某一層物質的電阻就很輕易的以Rs倍計算出來。
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電阻的估算
  • 電阻估算:
  • 電阻的計算:2Rs與Rs
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影響電路工作速度的通道電阻
  • 通道電阻:因為NMOS和PMOS的電壓電流曲線是非線性,而且通道 的電阻值是與偏壓大小相關。為了估計電路的性能, 通道電阻值的估計就變的相當有用,這時通常會假設 電晶體是在『線性區』工作,而其電阻值便可以表示 成:R=k(L/W),其中k值與電晶體結構、偏壓大小、摻 雜濃度、摻雜離子相關。一般在5μm的製程中, N通 道與P通道的k值範圍為5000到30000Ω/□。n通道k值 約為10000Ω/□,p通道k值約為24000Ω/□。當摻雜 離子不同時,其主要載子(majority carriers)的移 動率(mobility)也會不同,而移動率又與當時的溫 度有關,因此溫度的大小也影響了電晶體的通道電 阻。其影響程度是超過25℃之後的溫度每增加1℃就會 增加0.25%的電阻值。
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電路延遲之原因
  • 造成延遲的主要原因:每個邏輯閘的輸出負載是一個電容負載,因此下一級的閘極(或輸出端)需要一段時間透過這個電容負載充放電而達到穩定電壓,再者MOS通道的形成或開關也需要一段時間來完成。
  • CMOS電路:
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電路延遲之原因
  • CMOS電路:P型電路接到正電源而N型電路部份則 接到地,P與N的另一端皆在一起形成 輸出端,當輸入使得P電路部份有一條 路徑形成電源與輸出端相通,此時電源 透過P電路部份對充電,而N部分則無 任何通路形成地線與輸出端無法相通。 相反的,當N電路部份有一條路徑形成 讓地與輸出端相通,此時負載電容上的 電荷剛好經由這路徑放到地,而P部份 當然無任何通路存在使得電源與輸出端 相通。
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反相器輸入輸出電壓波形 與各種參數之定義
  • 上升時間(tr):當輸出由10%的輸出穩定電壓到90%的穩定 電壓所需的時間
  • 下降時間(tf ):當輸出由90%的輸出穩定電壓到10%的穩定 電壓所需的時間
  • 高到低延遲時間(tHL):輸入電壓由低到高變化至50%時到 輸出電壓由高到低變化至穩定電壓 的50%所需時間
  • 低到高延遲時間(tLH):輸入電壓由高到低變化至50%時到 輸出電壓由低到高變化至穩定電壓 的50%所需時間
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反相器輸入輸出電壓波形 與各種參數之定義
  • 反相器輸入輸出電壓波形與各種參數之定義:
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電路的平均傳遞延遲時間
  • 延遲時間(td):輸入訊號與輸出訊號到達50%時的時間差
  • 平均傳遞延遲時間(tavd )為上升時間與下降各一半的平均值
  • 同樣尺寸大小的NMOS與PMOS,其NMOS移動率約為PMOS的兩到三倍(視各種製程而定),因此上升時間約為下降時間的兩到三倍。要使得上升時間與下降時間一致的條件是,若NMOS的移動率為PMOS的兩倍,那麼PMOS通道的寬要為NMOS的兩倍
noise margin
雜訊邊限(Noise Margin)
  • 為了讓電路輸出的結果更明確定義了一些界限值,並且保證在某種程度的雜訊介入之後電路還能達到正確無誤的結果,稱之為雜訊邊界。
  • VIL 表示輸入電壓可視為低電位的最大值
  • VIH 表示輸入電壓可視為高電位的最小值
  • VOL表示輸出電壓可視為低電位的最大值
  • VOH表示輸出電壓可視為高電位的最小值
  • 這說明了可以被邏輯閘接收的輸入電壓範圍,以及對應的輸出電壓範圍。然而雜訊是有可能在電路工作之中介入,因此為了確保在雜訊的環境之下電路還能正確地工作,輸入電壓範圍及對應的輸出電壓範圍必須符合下式子,其中x、y為兩個任意的雜訊電壓
noise margin1
雜訊邊限(Noise Margin)
  • VOL + x ≦VIL:低電位的最大電壓輸出情形下若有x的雜訊介入仍然 要被下一級的電路認為它是一個低電位的輸入,所 以要比VIL還小
  • VOH – y ≧VIH :在高電位的最小電壓輸出情形下若有y的雜訊介入仍 然要被下一級的電路認為它是一個高電位的輸入,所 以要比VIH還大。因此x與y便是這個電路所能容忍的最 大雜訊
  • 因此x與y便是這個電路所能容忍的最大雜訊。
  • NML = x ≦ VIL -VOL
  • NMH = y ≦ VOH -VIH
  • 因此定義 NML:低電位輸入所能容忍的最大雜訊,NMH:高電位輸入所能容忍的最大雜訊。所以如果有超過x或y的雜訊介入,那這個電路就可能會產生錯誤的結果,因此取x與y的最小值當成這個電路的雜訊邊限(NM)。如果x或y有一個是小於0,則表示在正常無雜訊的工作環境之下,電路本身就會產生錯誤的結果。而雜訊邊限越大代表著這個電路越不容易受環境雜訊影響,電路越可靠。
cmos v il v ih v ol v oh
CMOS反相器輸入輸出轉移特性曲線與VIL、VIH、VOL、VOHCMOS反相器輸入輸出轉移特性曲線與VIL、VIH、VOL、VOH
noise margin2
雜訊邊限(Noise Margin)
  • 另一種方式來說明雜訊邊限與各臨限電壓的關係,由這個關係可清楚了解一個電路電壓VDD的電路其雜訊邊限不會超過1/2VDD。
nm l nm h
NML與NMH
  • NML:低電位輸入所能容忍的最大雜訊
  • NMH:高電位輸入所能容忍的最大雜訊
  • NML≦VIL-VOL
  • NMH≦VOH-VIH
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CMOS電路之功率消耗
  • 在CMOS電路中功率的消耗可分成兩部份:一是靜態功率消耗(static power dissipation),一是動態功率消耗(dynamic power dissipation)。靜態功率消耗是由於漏電流產生的,而動態功率消耗是因為輸出在轉態時充放電造成的功率消耗,它與電路工作的快慢(工作頻率、時脈頻率)有關。
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靜態功率消耗
  • 靜態功率消耗:靜態功率是指在無輸入變化的情況之下電路的功率消耗。功率的消耗相當於電源電流與電壓的相乘積,然而CMOS電路中N電路部份與P電路部份只有一個會導通,也就是當P電路部份導通時輸出為高電位,當N電路部份導通時輸出為低電位,因此正常的電路中不會有N與P同時導通的情形,所以VDD與地之間並不會有通路形成也就是不會有電流產生,如圖4.13,若是如此功率消耗應該是零。
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靜態功率消耗
  • 圖4.14是一個P型阱製程的一個CMOS反相器,在每個pn接面中會有寄生二極體產生,因此一共產生5個pn二極體,分別在P型阱中的n通道會產生2個二極體、n型基體中的p通道產生另外2個二極體、在P型阱與n型基體的介面會產生一個二極體,寄生二極體不管輸入的值是多少、有無變化,它一直都是工作在逆向偏壓中,因此會有一微小的逆向電流。二極體的電壓電流關係式子可以表示成 ,電流由VDD流向地稱為漏電流(leakage current)。所以靜態功率消耗就相當於電源電壓與全部漏電流和的乘積,而漏電流的大小與晶片(或電路)上元件的數目成正比。因此這靜態功率只要是電路的電源一開就會消耗了,而不管電路是否有輸入輸出的變化。
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靜態功率消耗
  • P型阱製程的CMOS反相器:
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動態功率消耗
  • 動態功率與靜態功率不同的地方是電路有輸入輸出變化(正在工作中)才會有功率消耗,而且功率消耗的量與輸入輸出變化的量成正比,因此工作的越快就會消耗越多的功率,它是電路功率消耗的主因。
  • 動態功率包括切換功率與短路功率: Pd = PSC + PS
  • 短路功率(Psc,short-circuit power):當輸出電壓在轉態二分之一電源電壓附近時,NMOS與PMOS會同時導通,造成從VDD到地之間會有一通路形成,這時流通的電流稱之為短路電流(short-circuit current),在這NMOS與PMOS同時導通的這一瞬間所消耗的功率便稱為短路功率。
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動態功率消耗
  • 切換功率(Ps,switching power): 其中α是 (由0到1、1到0)切換的機率, VDD 是電源電壓, QL是負載電容, f(頻率)是由 0到1、由1到0每秒變化次數。
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動態功率消耗
  • 以一個反相器為例,如圖4.16,當輸入為0時pMOS導通而nMOS關閉,這時電源對負載電容充電至VDD,負載電容從電源吸取能量E,其中i是充電時的瞬間電流,Q是儲存在電容中的電荷量,但是存在電容中的能量只有(1/2)CLVDD²,因此在充電的過程中損失了(1/2)CLVDD²。同樣地,若輸入為1時pMOS關閉而nMOS導通,儲存於電容的電荷經由nMOS流失,在這個過程中又損失了(1/2)CLVDD²的能量。假設有一反相器的輸出由0到1、由1到0每秒變化了f次,那麼這個反相器消耗了動態功率Pd:
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動態功率消耗
  • 在這裡是假設輸出由1變化至0之後接著就是由0變化至1才會有這個結果,但是輸出的變化並不會如此規律,有可能輸出維持一長時間的1之後才轉換為0,然後可能又維持另一段長的時間之後才又做變化。很顯然地,電路真實的輸出若是上述的情形表現,其動態功率消耗的一定比預期的少。也就是說,上述的式子是一個比較悲觀的估計結果,但是在最壞的情況之下動態功率的消耗是不會超過這個式子所估計的。事實上,當輸出有變化的情況才會有功率的消耗,因此上面的式子可以修正為:
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CMOS製程技術的優點
  • CMOS電路具有:(1)低功率消耗 (2)高雜訊邊限 (3)高電壓輸出擺幅