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ASIC の開発 CMOS プロセスのアナログ（ディジタル混成）回路への応用

ASIC の開発 CMOS プロセスのアナログ（ディジタル混成）回路への応用. （独）宇宙航空研究開発機構 宇宙科学研究所　宇宙探査工学研究系 池田　博一. 話の流れ. はじめに CMOS アナログ集積回路 低雑音化に向けて 放射線耐性 設計事例（ CdTe Pixel ） まとめ. ASIC: 特定用途向け集積回路 　　　　　汎用品（ CPU, RAM, ----- FPGA ）と対立する概念 　　　　　量産品（ LCD ドライバ）と対立する概念 　　　　　目的に合わせて、構成、性能を限定した集積回路であって

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ASIC の開発 CMOS プロセスのアナログ（ディジタル混成）回路への応用

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  1. ASICの開発CMOSプロセスのアナログ（ディジタル混成）回路への応用ASICの開発CMOSプロセスのアナログ（ディジタル混成）回路への応用 （独）宇宙航空研究開発機構 宇宙科学研究所　宇宙探査工学研究系 池田　博一 「ものづくり博'10」

  2. 話の流れ • はじめに • CMOSアナログ集積回路 • 低雑音化に向けて • 放射線耐性 • 設計事例（CdTe Pixel） • まとめ ASIC: 特定用途向け集積回路 　　　　　汎用品（CPU, RAM, ----- FPGA）と対立する概念 　　　　　量産品（LCDドライバ）と対立する概念 　　　　　目的に合わせて、構成、性能を限定した集積回路であって 　　　　　一般市場には（通常）出回らない集積回路の総称　　　　 「ものづくり博'10」

  3. ASIC: Application specific integrated circuit BJT: Bipolar junction transistor BOX: Buried oxide CMOS : Complementary metal oxide semiconductor DFF: D-type flip-flop Positive edge triggered master-slave flip-flop DICE: Dual interlock cell FD-SOI: Fully depleted SOI FOX: Field oxide FPGA: Field programmable gate array HBD: Hardness by design IP: Intellectual property JFET: Junction field effect transistor LOCOS: Local oxidation of silicon u*: micro * MPU: Micro-processor unit SEE: Single event effect SEL: Single event latch-up SET: Single event transient SEU: Single event upset SOI: Silicon on insulator SRAM: Static random access memory STI: Shallow trench isolation TID: Total ionization dose TMR: Triple Modular Redundancy 略称等 「ものづくり博'10」

  4. はじめに CSA: Charge-sensitive amplifier 個別素子の回路から集積回路へ 電源の安定化 Power: 120 mW ゲート漏れ電流(Is)？ Folded-cascode JFET:20 mS +15 V -5 V 集積回路的技法 50 us, 1 V/pC 400 e @100 pF 定電流源の安定化 「ものづくり博'10」

  5. PMOSトランジスタ ＮＭＯＳトランジスタ CMOS (Complementary Metal Oxide Semiconductor )シリコンをベースとする半導体製造技術であって、絶縁ゲート型を備えたpMOSとnMOS とが利用可能。 「ものづくり博'10」

  6. 一般的な特徴 １）高集積・低電力回路に適合 ２）アナログとディジタルの混成による複雑な回路構成が可能 ３）製造技術の成熟度が高い ４）静電気に弱い ５）高抵抗素子・大容量不可 ６）電源耐圧が低い ７）素子の絶対値は、あてにできないが、相対精度は良好である ８）放射線耐性については、サブミクロン 　ＣＭＯＳ、SOI-CMOSの利用、さらには 　回路上の工夫（ＨＢＤ）により性能の向上 　が図られている。 0.35umＣＭＯＳの諸元 動作保証電圧：2.7-3.6 V Tox =7.5 nm Wmax = 200 um ; Wmin = 0.4 um Lmax = 20 um ; Lmin = 0.35 um Vth = 0.6 ~ 0.7 V 11.02 mA/0.4 pA for 20/0.35 (nMOS) 4.56 mA/0.04 pA for 20/0.35 (pMOS) 容量：~1fF/um^2 抵抗：100~1000 Ohm/□ ゲート最小幅：0.35 um メタル最小幅：0.5~0.6 um メタル最少間隔：0.45~0.8 um CMOSプロセスの特徴 最先端は、0.02 um(20 nm) 既存の回路技術をそのまま転用することは困難であることが多い 「ものづくり博'10」

  7. 抵抗回路（１） 100 Meg ~ 1 G Ωcf. 前置増幅器の直流帰還 OTA (Operational Transconductance Amplifier)の出力インピーダンスを利用 定電流源 Ibias Preamp の出力 Gnd ソース結合対 Preamp の出力 ミラー回路 「ものづくり博'10」

  8. Common-mode feed back 抵抗回路（２） Transconductor回路 基準電圧発生回路 nMOSFETを抵抗として用いている 「ものづくり博'10」

  9. フィルター回路（１） Gm-C Filter回路 10MHz---100MHzレンジでの応用 cf. CCDの読出し回路 　　周波数選択回路 入力信号 Low-pass ouput Band-pass output 負荷抵抗として働く 「ものづくり博'10」

  10. 抵抗回路（３） 基準抵抗に流れる電流を分流することにより実効的に高抵抗を得る。 抵抗値(R)を増倍(R*M*N) させることができる。 M:1の電流比 N:1の電流比 抵抗値選択 R: ポリシリコンあるいは拡散抵抗 オフセットの調整端子 「ものづくり博'10」

  11. オフセット調整用の電流DAC フィルター回路（2） Cf. 半導体センサー 読みだし回路における 整形増幅器 時定数選択 0.4 pF 2次のactive filter 回路 INPUT OUTPUT 電流分割方式 の抵抗回路 1-10 msの時定数を持つLow-pass filter を容易に構成することができる。 演算増幅器（後述） 0. 1 pF PIPないしMIM 「ものづくり博'10」

  12. 低雑音化に向けて（１） 定電流源の安定化 前置増幅器用の基本形 ゲインブースト付き ミラー容量の低減 高速化 Folded cascode ｐＭＯＳ 弱反転モード L=6 um 安定化 熱雑音、1/f雑音 決定要素（W/L, W*Lを大きく） 位相補償 「ものづくり博'10」

  13. 低雑音化に向けて（2） Operational trans-conductance amplifierの類型 電流ミラーによる負荷 整形増幅器用の増幅要素 前置増幅器回路の差動版 pMOS差動入力: 基板バイアス効果の 低減 定電流源の安定化 Folded-cascode 「ものづくり博'10」

  14. 低雑音化に向けて（3） 電源の配線と、信号処理チェインの配置 電源線は、信号の流れる向きと直行するようにレイアウトすること ディジタル回路のレイアウト方式との相違点です。 「ものづくり博'10」

  15. 低雑音化に向けて（4） サブストレートを経由する信号の干渉を防止するために ディジタル電源とアナログ電源の分離 低容量パッドの採用 M4 M3 パッドを構成する ４層のメタル層のうち サブストレート側 の２層を削除する。 さらにサブストレート 側には、フローティング のN-wellを設ける。 削除 M2 削除 M1 SUB ディジタル信号を VSSに流さない。 Floating N-well 「ものづくり博'10」

  16. 低雑音化に向けて（5） サブストレートを経由する信号の干渉を防止するために 0.25 um（以下の）プロセスでは、Deep N-wellを積極的に利用 Deep N-well P-well W/O Deep N-well pMOS N-well nMOS Deep N-well for analog block D/A共通のサブストレート(p-)を 経由したD/A間の干渉の可能性 Deep N-well for digital block 「ものづくり博'10」

  17. 低雑音化に向けて（6） コンパレータ回路：アナログとディジタルの分界点 電源系統の分離 ディジタル電源 サブストレートは、 分離できなくとも、 リターン電流経路 を分離することで 低雑音化を図る。 アナログ電源 電源系統の分離 「ものづくり博'10」

  18. GNDに向かって接続しないこと 低雑音化に向けて（７） 基準電圧発生回路 0.1 uFを外付け（対VDD） L=3 um --- > > L=6 um 対電源感度の低減 0.1uF(外付） ミラー容量 により低速化 0.1uF(外付） 0.1 uFを外付け（対VSS） 「ものづくり博'10」

  19. 低雑音化に向けて（８） 制御信号のインターフェースの便宜から 単電源方式が好まれることがあるのだが 二電源方式への対応 二電源方式 単電源方式 1.65V 3.3 0 V -1.65V 0 V 伝統的なアナログ回路の方式 0Vの電源ラインにおける変動 信号成分を低減することができる。 ディジタル回路における常套手段 0Vのラインに変動信号が加わるため 基準電位としての0Vが脆弱である。 その他：　CMOS回路は静電気の放電(ESD)によって容易に破壊されることがあるので、 　　　　　　　保護回路は必須と考えられている。一方、保護回路の漏れ電流は、容易に雑音 　　　　　　　性能を劣化させるので、トレードオフを考慮することが必要となる。 「ものづくり博'10」

  20. 耐放射線性（１） 集積回路（MOS）における放射線損傷(TID) ゲート酸化膜の 厚さの二乗に比例 主として酸化膜及び界面のダメージ １）スレッショールド電圧の変動 nMOSのスレッショールドは低く pMOSのスレッショードは高く ２）オフリークの増大: ゲート端部の効果 ３）トランスコンダクタンスの減少 ４）熱雑音の増大 ５）1/f雑音の増大 ６）SOIではBOXの損傷が問題となりうる 端部のないトランジスタ： Edge-less structureの採用 によってゲート端部での オフリークの発生を抑制 サブミクロンCMOSでは スレッショード電圧の変動 は、急激に減少する。 cf. tox=7.5 nm for 0.35 um CMOS 「ものづくり博'10」

  21. 耐放射線性（２） シングルイベント効果（SEE） １）SEL：寄生サイリスタの起動 epiウェハーの利用、ガードリングと基板コンタクトの強化 SOIプロセスの採用 ２）SEU: 低容量ノードへの電荷の注入による論理レベルの反転 サブミクロンCMOSでは一般に耐性が減少 回路方式（ex. 多数決論理、DICEラッチ等）による回避 ３）SET：過渡的スパイクの発生による誤動作の誘発 サブミクロンSOI-CMOSでは一般に耐性が減少 Twin-gate構造、時定数の導入等によるスパイク発生の抑制 4) SEGR/SEB： パワーMOSFETにおける破壊的効果 --- Single event gate rupture --- Single event burnout 「ものづくり博'10」

  22. 耐放射線性(3) 簡単なインバータ構造にも サイリスタが寄生する。 サイリスタ構造 DIN VDD M=1 M=1 VSS VDD R=nsub R=psub R=nsub W=3u W=1.2u L=0.4u L=0.4u DOUT ガードリング Epitaxial wafer: 寄生抵抗の値を低減する。 中性子照射（寄生BJTの電流増幅率を低下させる。） R=psub VSS 正帰還による過剰電流の発生 SEL 「ものづくり博'10」

  23. 耐放射線性（4） MASTER/SLAVE D-TYPE FLIP-FLOPの脆弱性 SLAVE MASTER Q D RB CK RB D Q CK RB 荷電粒子の入射に伴う異常信号が 正帰還により保持されてしまうことがある。 SEU 「ものづくり博'10」

  24. 耐放射線性（5） DUAL INTERLOCK CELL (DICE) Q D D Q CK RB CK RB RB 保持 保持 異常信号は保持されない（保持されにくい） 回復 「ものづくり博'10」 高々中間電位まで(L  中間)

  25. 耐放射線性（6） 冗長構成を備えたDFF回路 リフレッシュのための 帰還パス 多数決回路 ENB Q D ERR 外部インターフェースは イネーブル端子付きの DFFと同等 CK エラー信号 RB フリップフロップの三重系 回路規模とのトレードオフを考慮して、実際には、さまざまな階層での 冗長方式が試されている。 「ものづくり博'10」

  26. Towards radiation-hardness of FD-SOI 放射線耐性(7) Total dose:radiation hard? Not necessarily the case for gate edge and/or BOX. H-gate (Enclosed gate?): ready to use Voltage on handle wafer: control of Vth Single event: radiation hard? Not necessarily the case. Appropriate design-by-hardning is required. BOX Handle wafer 「ものづくり博'10」

  27. 放射線耐性(8) 40 MeV/gcm^2の粒子の入射に対して、典型的に10ps のパルスが発生する。 KOBAYASHI, D..; Saito, H..; HIROSE, K..; Nuclear Science, IEEE Transactions on Volume: 54 , Issue: 4 , Part: 2 RCフィルター回路を併用することで 実用的な耐性を得ることができる。 Hirose, K.; Saito, H.; Kuroda, Y.; Ishii, S.; Fukuoka, Y.; Takahashi, D.; Nuclear Science, IEEE Transactions on Volume: 49 , Issue: 6 , Part: 1 「ものづくり博'10」

  28. 放射線耐性(9) ここで持ちこたえる。 導通しても トランジスタの縦積みによる冗長 構成によって、単一のトランジスタの 誤動作によってＦＦの状態が遷移 することがないようになっている。 Makihara, A.; Midorikawa, M.; Yamaguchi, T.; Iide, Y.; Yokose, T.; Tsuchiya, Y.; Arimitsu, T.; Asai, H.; Shindou, H.; Kuboyama, S.; Matsuda, S.; Nuclear Science, IEEE Transactions on Volume: 52 , Issue: 6 , Part: 1 縦積み構成は、バルクプロセス では、通常困難なのだが---- SOIの特徴を生かした回路構成である。 「ものづくり博'10」

  29. ピクセル検出器用２次元アナログLSI 設計事例(1) H04（写真） ENC: 66 ± 4 e- (slew-limited mode) CdTeピクセル検出器とバンプ接合 全144 chを動作させることに成功 870 eV @ 59.5 keV (FWHM) 1 pixel当りのレイアウト ヒット検出回路 プロセス：　TSMC 0.35 µm チャンネル数：　12 x 12 = 144 ch 消費電力：　150 µW /ch 電源電圧：　± 1.65 V Non-linear PZ/C 「ものづくり博'10」 ピークホールド回路

  30. LSI単体での性能（ノイズレベル） 設計事例(2) 144 ch の平均ENC 黒：Normal mode 84 e- (H04) 74 e- (H04C) 赤：Slew-rate limited mode 66 e- (H04) 47 e- (H04C) Slew-rate limited mode: dV/dtが一定 Normal mode: ピーキングタイムは波高に依存しない 「ものづくり博'10」

  31. CdTe素子を実装した状態での性能 設計事例(3) 144 ch を足し合わせたスペクトル Slew-rate limited mode IS = 25 µA VGG = -0.35 V -18 ℃ 500 V 59.5 keV セルフトリガー機能を用いて、前回(H04) とほぼ同等の890 eV (FWHM)を達成。 テストパルスの分解能は、 H04C 単体：57 ± 8 e- H04C + CdTe：74 ± 18 e- ノイズスロープ： 25 e-/pF →　ピクセル当り0.7 pFに相当 「ものづくり博'10」

  32. Spectroscopic imaging 設計事例(4) 241AmからのX線をナットの上から照射 4 mm 4 mm 3.85 mm 3.24 mm φ2 mm 3.24 mm 59.5 ± 1 keVの ラインイメージ 「ものづくり博'10」

  33. まとめ • CMOSプロセスを用いたアナログASICの開発について議論しました。 • 特に、各種抵抗要素の実現方式について具体的回路をしめして • 　　議論しました。 • 3) また、信号処理回路の低雑音化について、「ものづくり」の立場から • 　　さまざまな手法を示しました。 • さらに、耐放射線耐性の観点から、HBDの手法についても議論しました。 • 最後に、現在の到達点を示すために、ピクセル検出器の読出し回路を • 　　紹介しました。 • CMOSプロセスを用いたアナログASIC（の構成技術）は、現に実用に供され、 • 　　また創造的研究開発が日々行われているところ、一方では、半導体 • 　　プロセスの変遷によって、発想の転換を遂次求められている、そのような • 　　興味の尽きない「ものづくり」の分野でもあります。 3D process BJT Integrate circuit (C)BiCMOS New devices ? 真空管 FD/PD SOI MOS CMOS Ultra-Deep-Submicron ……… Planar process 「ものづくり博'10」

  34. 以上 「ものづくり博'10」

  35. 「ものづくり博'10」

  36. 133Ba, CdTe: 2 mm*2 mm(0.5 mm t) with K02 at 400-V bias and 20℃ 「ものづくり博'10」

  37. 1. Introduction Entering into late 1990's, the trend curve of a bulk CMOS process tends to go behind the Moore's law, and, hence, the manufactures are eager to find a way to recover development speed. There exists a general trend : Post-scaling technology…..SOI/SOS, Strained-Si, 3D-tr, Cu, High-k, Low-k….. SOI CMOS is then revisited to reveal its performance over an existing bulk CMOS; the SOI CMOS eventually shows up as a successor of the CMOS process inheriting well-matured fabrication technologies for a bulk CMOS. ・Full dielectric isolation: Latch-up free, Small area ・Low junction capacitance: High speed, Low power ・Low junction leakage: High Temp. application ･Decrease in substrate coupling: A/D mixed application ・High soft error immunity: Rad-hard application 「ものづくり博'10」

  38. Depletion Layer FD-SOI 「ものづくり博'10」

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