Tutorial Floorplanning - ISE 6.1

1. Centro de Informática - UFPE Grupo de Engenharia da Computação Tutorial Floorplanning - ISE 6.1 Curso Básico Utilizando a MicroBlaze and Multimedia Demostration Board Abel G. S. F., Halmos F., Manoel E. L., Paulo S. B. N., Remy E. S. 1o Sem. 2004

2. Projeto com 2 módulos • Crie um novo projeto, como mostrado ao lado. • Acione Next até aparecer o botão Finish.

3. Adicionar arquivos fonte. • Acionar o botão direito do mouse sobre ícone com o nome do FPGA para acessar função de adicionar arquivos fonte.

4. Adicione os arquivos fonte: Top_Clk_div.vhd, Clk_div.vhd, Ctrl_div.vhd. Adicionar arquivos fonte. Confirmar VHDL Design File:

5. Hierárquia de projeto após adição dos arquivos fonte: Novo Projeto

6. Selecionar o menu Edit->Preferences.... No ISE. Escolher a guia Processes. “Setar” Process Settings para Advanced . Modificar Preferência

7. Abrir a janela de propriedades da síntese. Modificar propriedades da Síntese

8. Modificar Keep Hierarchy para Yes.: Isto mantém a hierárquia dos módulos descritos no Top após a síntese. Modificar propriedades da Síntese

9. Projeto Sintetizado!!! Síntese com Hierarquia

10. Selecionar o arquivo top do projeto. Com o botão direito selecionar New Source. Criação do Arquivo de Restrições

11. Selecionar Implementation Constraints file. Nomear o arquivo de restrições com o mesmo nome do Top, mais com extensão ufc. Next!! Criação do Arquivo de Restrições

12. Vincule o arquivo ucf ao arquivo fonte Top Next!!! Criação do Arquivo de Restrições

13. Selecione o arquivo fonte Top Acione o botão direito sobre o ícone Edit Constraint (Text) e Run para editar o arquivo ucf. Edição do Arquivo de Restrições

14. Edição do Arquivo de Restrições Definir o posicionamento das portas no FPGA

15. O floorplan pode ser aberto em 3 pontos do fluxo de projeto Floorplanning O FloorPlan Design e o FloorPlan Design Post-Map são similares pois ainda não foi definido o posicionamento!!! A nível de CLBs O FloorPlanner após place e router é similar aos outros mais já é possível ver um posicionamento a nível de CLBs!!!

16. 2 1 3 Selecionar área: 1 – clicar no módulo. 2 – Seleciona o Assign area constraint. 3 – Selecionar com botão esquerdo do mouse a área para posicionar módulo. Floorplanning

17. Floorplanning 2 1 3 Posicionar o módulo Divisor Selecionar área: 1 – clicar no módulo. 2 – Seleciona o Assign area constraint. 3 – Selecionar com botão esquerdo do mouse a área para posicionar módulo.

18. Salvar o Floorplan. Fechar a Janela de Floorplanner. Verificar as modificações geradas pelo Floorplanning no arquivo ucf. Arquivo UCF após o Floorplanning

19. Floorplan Post-Map é idêntico ao anterior pois o Map não posicionou as partes lógicas ainda no FPGA!!!! Floorplanning após place & route

20. Floorplan Post-Place & Route As partes lógicas já posicionadas no FPGA!!!! Floorplanning após place & route

21. Floorplanning após place & route

22. Floorplanning após place & route Esta janela mostra o posicionamento das partes lógicas no FPGA

23. Floorplanning após place & route Esta janela permite a edição do floorplanning como já descrito.

24. O FPGA Editor permite a visualização e modificação manual do placement e route. Basta utilizar o mouse para arrastar componentes ao longo da planta baixa do FPGA!!! FPGA place & route Editor

25. FPGA place & route Editor

26. FPGA place & route Editor

27. FPGA place & route Editor

28. FPGA place & route Editor

29. FPGA place & route Editor

30. FPGA place & route Editor

31. Após Fechar o FPGA Editor , é possíve gerar os arquivos de configuração Fechar FPGA place & route Editor

32. FIM