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CHAPTER 07 연산증폭기 Operational Amplifiers

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CHAPTER 07 연산증폭기 Operational Amplifiers - PowerPoint PPT Presentation


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CHAPTER 07 연산증폭기 Operational Amplifiers. 신경욱 교수 금오공과대학교 2013. 1. 31. 목 차. 7 장 연산증폭기. 7 .1 기초 다지기. 7.1.1 연산증폭기란 ? 7.1.2 가상단락과 가상접지 7.1.3 연산증폭기에 부귀환을 걸어 사용하는 이유. 7.1.1 연산증폭기란 ?. 연산증폭기 (Operational Amplifier).

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Presentation Transcript
chapter 07 operational amplifiers

CHAPTER 07연산증폭기Operational Amplifiers

신경욱 교수

금오공과대학교

2013. 1. 31

slide3

7.1 기초 다지기

7.1.1 연산증폭기란?7.1.2 가상단락과 가상접지7.1.3 연산증폭기에 부귀환을 걸어 사용하는 이유

operational amplifier

7.1.1 연산증폭기란?

연산증폭기(Operational Amplifier)
  • 직류/교류신호 증폭기, 임피던스 매칭용 버퍼, 전류-전압 변환기, 적분기, 정밀 정류기, 아날로그 필터, 발진기 등 다양한 선형 및 비선형 아날로그 회로에 폭넓게 사용되는 소자
  • 최초의 상업용 연산증폭기 : 1953년 진공관 연산 증폭기(model K2-W)가 GAP/R (George A. Philbrick Researches, Incorporated)에서 출시
  • 최초의 반도체 연산증폭기 : 1961년에 실리콘 트랜지스터를 연결하여 만든 연산증폭기(model P45)가 GAP/R에 의해 개발
  • 최초의 IC 연산증폭기 : 바이폴라 트랜지스터와 저항이 단일 칩에 집적된 IC(Integrated Circuit) 형태의 연산증폭기가 Fairchild Semiconductor에서 uA702라는 모델로 1963년에 상용화
  • IC 연산증폭기의 보편화 : 페어차일드에서범용성이 뛰어난 LM101(1967년),uA741(1968년)을 상용화하면서 보편화되기 시작
slide5

7.1.1 연산증폭기란?

연산증폭기의 입/출력 단자
  • 반전(inverting) 입력단자 : 입력신호와 출력신호가 반전 위상을 가짐
  • 비반전(noninverting) 입력단자 : 입력신호와 출력신호가 동일 위상을 가짐
  • 출력단자 : 출력신호가 나오는 단자
  • 오프셋 제거(offset nulling) 단자와 주파수 보상을 위한 단자
  • 전원단자 : +전원과 –전원이 인가되는 단자
slide6

7.1.1 연산증폭기란?

연산증폭기의 기능
  • 두 입력단자에 인가된 신호의 차를 연산증폭기의 자체 이득(개방루프 이득) 만큼 증폭한 후, 단일 신호로 출력하는 소자
slide7

7.1.1 연산증폭기란?

연산증폭기의 특성 파라미터
  • 개방루프 전압이득(open-loop voltage gain)
    • 연산증폭기 자체의 이득이며, 매우 큰 값을 가짐
  • 입력저항
    • 두 입력단자에서 본 연산증폭기의 입력저항은 큰 값을 가짐
    • FET 입력단을갖는 연산증폭기는 무한대에 가까운 입력저항을 가짐
  • 입력 바이어스 전류
    • 두 입력단자로 흐르는 바이어스 전류는 매우 작은 값을 가짐
  • 입력 오프셋(offset) 전압
    • 출력 DC 전압을 0V로 만들기 위해 개방루프 연산증폭기의 두 입력단자에 인가되는 DC 전압이며, 수 십 μV~수 mV 범위의 매우 작은 값을 가짐
  • 출력저항
    • 출력단자에서 본 연산증폭기의 출력저항은 매우 작은 값을 가짐
slide8

7.1.1 연산증폭기란?

연산증폭기의 특성 파라미터
  • 공통모드 제거비(CMRR)
    • 두 입력단자에 인가되는 신호의 공통성분을 제거하는 성능이며, 100dB 정도의 매우 큰 값을 가짐
  • 슬루율
    • 연산증폭기 출력전압의 시간당 최대 변화율
    • 대신호(large-signal)응답특성에 영향을 미침
  • 단위이득 대역폭
    • 연산증폭기의 이득이 1 (0 dB)이 될 때의 주파수
ideal

7.1.1 연산증폭기란?

이상적인(ideal) 연산증폭기의 특성
  • 개방루프 이득(),입력저항 (): 무한대 (매우 큰 값)
  • 입력 바이어스 전류(, ),출력저항(): 0 (매우 작은 값)
  • 공통모드 제거비(CMRR): 무한대 (매우 큰 값)
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7.1.2 가상단락과 가상접지

가상단락과 가상접지
  • 가상단락
    • 두 입력단자 사이의 전압이 0에 가깝게 매우 작아서 두 단자가 단락(short)된 것처럼 보이지만, 두 단자의 전류가 0인 특성
    • 연산증폭기의 개방루프 전압이득과 입력저항이 무한대에 가깝게 큰 값을 갖는 특성에서 기인함
    • , 인 경우에 가 되며, 이상적인 연산증폭기의 입력저항은 무한대이므로,두 입력단자로 흐르는 전류는 0이 됨
  • 가상접지
    • 연산증폭기에 부귀환을 걸고 비반전단자를 접지시키면, 연산증폭기 입력단자 사이의 가상단락 현상에 의해 반전단자가 접지된 것처럼 보이는 특성
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7.1.3 연산증폭기에 부귀환을 걸어 사용하는 이유

연산증폭기가 개방루프로 사용되는 경우
  • 인 연산 증폭기에 가 인가되면, 이론적인 출력전압의 크기는 가 됨
  • 실제연산증폭기의 최대 출력은 전원전압 보다 2~4 V 작은 값을 가짐

 출력은 [그림 7-5(b)]와 같이 또는 로 포화됨

 입력전압과 기준전압 0V를 비교하는 비교기(comparator)로 동작함

slide14

7.1.3 연산증폭기에 부귀환을 걸어 사용하는 이유

연산증폭기가 부귀환을 갖는 경우
  • 연산증폭기의 출력에서 반전단자로 저항, 커패시터, 인덕터, 다이오드, 트랜지스터 등의 소자가 연결된 부귀환을 걸어 사용함
  • 부귀환을 걸면 폐루프(closed-loop) 이득이 작아지는 대신에 선형동작 범위가 넓어져 출력이 포화되지 않고 선형으로 동작하게 됨
slide15

7.2 반전증폭기 회로

7.2.1 반전증폭기7.2.2 반전가산기7.2.3 반전증폭기 회로의 고장진단

inverting amplifier1

7.2.1 반전증폭기

반전증폭기(inverting amplifier)
  • 폐루프 이득
    • 이상적인 연산증폭기의 두 입력단자 사이에는 가상단락이 존재하고 비반전단자는 접지되어 있으므로, 반전단자는 가상접지됨

 폐루프 이득의 부호가 마이너스(-)인 것은 입력신호 와 출력신호 의 위상이 반전 관계임을 의미함

  • 입력저항; 반전단자가 가상접지 되어 있으므로,
    • 폐루프 이득과 입력저항을 동시에 크게 할 수 없음(trade-off 관계)
  • 출력저항; 출력단이 shunt feedback을 가지므로, 부하에서 본 출력저항 는 매우 작은 값( → 0)을 가짐
inverting amplifier2

7.2.1 반전증폭기

반전증폭기(inverting amplifier)
  • 반전증폭기의 등가회로(이상적인 연산증폭기의 경우)
  • 연산증폭기가 이상적이지 않은 경우
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7.2.1 반전증폭기

[예제 7-2]

[예제 7-3]

[예제 7-4]

slide25

7.2.3 반전증폭기 회로의 고장진단

반전증폭기 회로의 고장진단
  • 고장진단(troubleshooting)
    • 올바로 동작하지 않는 회로의 오동작 원인을 찾는 과정
  • 회로의 고장진단은 다음의 순서를 따른다.

➊ 전원과 입력신호가 올바로 인가되고 있는지를 우선적으로 확인한다.

➋ 회로를 구성하는 부품들이 올바로 연결되었는지(소자간의 연결점에 접촉

불량이 없는지를 확인한다.

➌ 소자의 불량여부를 확인한다.

slide26

7.2.3 반전증폭기 회로의 고장진단

반전증폭기 회로의 고장진단
  • 전원전압 근처로 포화된 구형파 형태의 신호가 출력되는 경우;

 귀환경로 또는 저항 가 개방되었다고 진단

slide27

7.2.3 반전증폭기 회로의 고장진단

반전증폭기 회로의 고장진단
  • 가 출력되는 경우;

 반전단자에서 입력 사이의 경로 또는 저항 이 개방되었다고 진단

slide28

7.2.3 반전증폭기 회로의 고장진단

반전증폭기 회로의 고장진단
  • 입력의 진폭을 증가시키면, 출력신호의 한쪽이 포화되어 잘리는 경우;

 오프셋 전압의 영향이라고 진단

 오프셋 제거 단자에 가변저항기가 연결되었는지 확인하고,

가변저항을 조정하여 오프셋 전압을 제거

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7.3 비반전증폭기 회로

7.3.1 비반전증폭기7.3.2 전압 팔로워7.3.3 비반전가산기

7.3.4 비반전증폭기 회로의 고장진단

noninverting amplifier1

7.3.1 비반전증폭기

비반전증폭기(noninverting amplifier)
  • 폐루프 이득
    • 이상적인 연산증폭기의 두 입력단자 사이에 가상단락이 존재하므로, 반전단자의 전압은
    • 폐루프 이득의 부호가 플러스(+)인 것은 입력신호 와 출력신호 가

동일위상 관계임을 의미함

  • 입력저항; 이상적인 연산증폭기의 입력단자 전류는 0이므로,
    • 바람직한 전압증폭기의 입력저항 특성임
  • 출력저항; 출력단이 shunt feedback을 가지므로, 부하에서 본 출력저항 는 매우 작은 값( → 0)을 가짐
noninverting amplifier2

7.3.1 비반전증폭기

비반전증폭기(noninverting amplifier)
  • 비반전증폭기의 등가회로(이상적인 연산증폭기의 경우)
  • 연산증폭기가 이상적이지 않은 경우
slide36

7.3.1 비반전증폭기

[예제 7-7]

[예제 7-8]

voltage follower

7.3.2 전압 팔로워

전압 팔로워(voltage follower)
  • 비반전증폭기회로에서 인 경우라고 볼 수 있음
  • 이상적인 연산증폭기에서 두 입력단자는 가상단락 되므로 가 되어, 폐루프 이득은 1이 됨
voltage follower1

7.3.2 전압 팔로워

전압 팔로워(voltage follower)
  • 입력저항; 이상적인 연산증폭기의 입력단자 전류는 0이므로,
    • 바람직한 전압증폭기의 입력저항 특성임
  • 출력저항; 출력단이 shunt feedback을 가지므로, 부하에서 본 출력저항 는 매우 작은 값( → 0)을 가짐
slide39

7.3.2 전압 팔로워

전압 팔로워의 응용 예
  • 신호원과 부하가 직접 연결된 경우;
  • 신호원과 부하 사이에 전압 팔로워를 삽입한 경우;

 임피던스 매칭용 버퍼로 사용됨

slide41

7.3.3 비반전가산기

비반전 가산기
  • 중첩의 정리(superposition theorem)를 적용하여 각 입력신호에 의한 출력전압을 독립적으로 구한 후, 이들을 모두 합하여 출력전압을 구할 수 있음
slide42

7.3.3 비반전가산기

비반전 가산기
  • 인 경우에 에 의한 출력;
slide43

7.3.3 비반전가산기

비반전 가산기
  • 인 경우에 에 의한 출력;
slide44

7.3.3 비반전가산기

비반전 가산기
  • 비반전 가산기의 출력

 이면, 가 되어 두 입력전압의 합이 출력됨

slide47

7.3.4 비반전증폭기 회로의 고장진단

비반전증폭기회로의 고장진단
  • 전원전압 근처로 포화된 구형파 형태의 신호가 출력되는 경우;

 귀환경로 또는 저항 가 개방되었다고 진단

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7.3.4 비반전증폭기 회로의 고장진단

비반전증폭기회로의 고장진단
  • 가 출력되는 경우;

 저항 가 단락되었거나, 반전단자에서 접지 사이의 경로 또는

저항 이 개방되었다고 진단

slide49

7.3.4 비반전증폭기 회로의 고장진단

비반전증폭기회로의 고장진단
  • 입력의 진폭을 증가시키면, 출력신호의 한쪽이 포화되어 잘리는 경우;

 오프셋 전압의 영향이라고진단

 오프셋 제거 단자에 가변저항기가 연결되었는지 확인하고, 가변저항을

조정하여 오프셋 전압을 제거

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7.4 연산증폭기 응용회로

7.4.1 차동증폭기7.4.2 계측증폭기7.4.3 반전적분기

7.4.4 정밀 반파 정류회로

difference amplifier

7.4.1 차동증폭기

차동증폭기(difference amplifier)
  • 두 입력신호의 차(difference)를 증폭
difference amplifier1

7.4.1 차동증폭기

차동증폭기(difference amplifier)
  • 중첩의 정리를 적용하여 해석
difference amplifier2

7.4.1 차동증폭기

차동증폭기(difference amplifier)
  • 차동증폭기의 출력
  • 저항비가 (또는 , )인 경우
    • 폐루프 차동이득;
difference amplifier3

7.4.1 차동증폭기

차동증폭기(difference amplifier)
  • 차동 입력저항
    • 연산증폭기의 두 입력단자는 가상단락 되므로, +

 차동이득과 차동 입력저항 사이에는 서로 교환조건이 존재함

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7.4.2 계측증폭기

계측증폭기
  • 차동증폭기의 단점(즉, 유한한 입력저항)을 개선하기 위해 사용됨
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7.4.2 계측증폭기

계측증폭기
  • 출력전압
  • 전압이득
  • 두 입력신호원에서 본 차동입력저항 ;무한대에 가까운 매우 큰 값을 가지며, 따라서 측정회로에 부하효과를 미치지 않음
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7.4.2 계측증폭기

계측증폭기
  • 저항 은고정저항 와 가변저항 를 직렬로 연결하여 구현됨
  • 가변저항 를 통해 계측증폭기의 전압이득을 조정함

[예제 7-12]

slide60

7.4.3 반전적분기

반전적분기
  • 반전증폭기 회로에서 귀환저항 대신에 커패시터가 연결된 구조

RC : 적분 시상수(integral time-constant)

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7.4.3 반전적분기

반전적분기
  • 적분기의 입력 에 DC 성분이 포함된 경우 : 커패시터 가 개방 루프로 동작하여 연산 증폭기의 출력이 전원전압 근처의 로 포화됨
  • 커패시터에 병렬로 저항 를 연결하여 DC 경로를 만들어 줌 [그림 7-27]

 적절한 값의 선택이 중요함

slide64

7.4.4 정밀 반파 정류회로

정밀 반파 정류회로
  • 다이오드를 이용한 반파 정류회로
    • 다이오드의 커트인(cut-in) 전압 만큼의 신호 감쇄가 발생함
    • 입력신호의 진폭이 보다 작으면 정류할 수 없음
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7.4.4 정밀 반파 정류회로

정밀 반파 정류회로
  • 연산증폭기의 큰 개방회로 이득에 의해 이상적인 반파정류 특성이 얻어짐
slide67

7.5 연산증폭기의 주파수 특성과 슬루율

7.5.1 연산증폭기의 주파수 특성7.5.2 슬루율

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7.5.1 연산증폭기의 주파수 특성

연산증폭기의 개방루프주파수 특성
  • 개방루프 중대역 이득;
  • 개방루프 차단주파수;
  • 단위이득 대역폭;
slide75

7.5.1 연산증폭기의 주파수 특성

반전증폭기의 주파수 특성
  • 저주파 폐루프 이득
  • 상측 차단주파수
  • 이득-대역폭 곱
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7.5.1 연산증폭기의 주파수 특성

[예제 7-15]

비반전증폭기와 반전증폭기의 폐루프 이득에 대한 대역폭을 구하라. 단, 연산증폭기의 단위이득 대역폭은 이다.

slew rate

7.5.2 슬루율

슬루율(slew rate)
  • 단위시간당 출력전압 변화의 최댓값으로 정의되며, 의 단위를 가짐
  • 연산증폭기 출력의 반응속도를 나타내는 파라미터임 (대신호 출력특성)
slide79

7.5.2 슬루율

정현파 출력에 대한 슬루율의 영향
  • 슬루율이정현파 출력에 미치는 영향
  • 슬루율 제한 출력전압 진폭(slew-rate-limited amplitude)
  • 슬루율 제한 주파수(slew-rate-limited frequency)
  • 최대전력 대역폭(full-power bandwidth) : 연산 증폭기의 출력이 정격 출력전압 일 때, 출력에 왜곡이 발생하는 임계 주파수
slide80

7.5.2 슬루율

정현파 출력에 대한 슬루율의 영향
  • 진폭과 주파수가 모두 큰 정현파[파형-(A)] ; 슬루율의 영향을 받아 파형-(B)와 같이 왜곡된 형태로 출력됨
  • 진폭은 크지만 주파수가 작은 정현파[파형-(C)], 주파수는 크지만 진폭이 작은 정현파[파형-(D)] ; 슬루율의 영향을 받지 않음
slide83

7.5.2 슬루율

입력 바이어스 전류에 의한 영향 제거
  • 바이어스 전류에 의한 DC 출력전압의 영향을 제거하기 위해 [그림 7-41]과 같이 비반전단자에|| 를 연결함
7 6 pspice

7.6 PSPICE 시뮬레이션 실습

실습 7-1

실습 7-2

실습 7-3

실습 7-4

slide85

7.6 PSPICE 시뮬레이션 실습

[실습 7-1]

[그림 7-42]의 계측증폭기 회로를 시뮬레이션 하여 vo1, vo2, vout의 파형을 확인하고, 계측증폭기 전체의 이득을 구하라. Amp1과 Amp2에 인가되는 입력 Vin1과 Vin2는DC 1V, 진폭 0.5V, 주파수 10kHz이며, 180º의 위상 차이를 갖는다.

slide87

7.6 PSPICE 시뮬레이션 실습

[실습 7-2]

[그림 7-44]의 정밀 반파 정류회로를 시뮬레이션 하여 입력 vin과 출력 vout의 파형을 확인하라.

slide89

7.6 PSPICE 시뮬레이션 실습

[실습 7-3]

[그림 7-46] 회로에서 입력 vin과 출력 vout1, vout2의 관계를 시뮬레이션을 통해 확인하라.

slide91

7.6 PSPICE 시뮬레이션 실습

[실습 7-4]
  • [그림 7-48]의 비반전증폭기 회로를 시뮬레이션하여 대역폭을 확인하라.