boundary scan n.
Download
Skip this Video
Loading SlideShow in 5 Seconds..
Boundary Scan PowerPoint Presentation
Download Presentation
Boundary Scan

Loading in 2 Seconds...

play fullscreen
1 / 25

Boundary Scan - PowerPoint PPT Presentation


  • 134 Views
  • Uploaded on

Boundary Scan. Conventionele testmethoden PCB/IC. Boundary Scan architectuur Test methoden TAP controller Built In Self Test. Conventionele testmethoden PCB/IC. Bed-of-nails: Een bed van testpinnen waarop de gehele PCB gedrukt wordt. Waarom kan dit niet meer?

loader
I am the owner, or an agent authorized to act on behalf of the owner, of the copyrighted work described.
capcha
Download Presentation

PowerPoint Slideshow about 'Boundary Scan' - garrett-potts


An Image/Link below is provided (as is) to download presentation

Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author.While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server.


- - - - - - - - - - - - - - - - - - - - - - - - - - E N D - - - - - - - - - - - - - - - - - - - - - - - - - -
Presentation Transcript
boundary scan

Boundary Scan

Conventionele testmethoden PCB/IC.

Boundary Scan architectuur

Test methoden

TAP controller

Built In Self Test

conventionele testmethoden pcb ic
Conventionele testmethoden PCB/IC

Bed-of-nails: Een bed van testpinnen waarop de gehele PCB gedrukt wordt.

Waarom kan dit niet meer?

  • Miniaturisering van componenten en spoorafstanden (0,63mm). testpin minimaal= 0.8mm (mechanical test access)
  • Het gebruik van ASICs betekent uitgebreide testsets voor elk IC met zeer complexe functionaliteit
  • Externe testpinnen beïnvloeden het meetresultaat van High Speed circuits.

Wat betekent Boundary Scan voor IC test technologie?

  • Mogelijkheid om IC intern testbaar te maken.
  • Terugdringen testtijd van een IC.
boundary scan architectuur
Boundary Scan architectuur

Wat is boundary Scan?

Elke in/uitgang van het IC wordt voorzien van een multifuntioneel geheugenelement genaamd: Boundary Scan Cell.

Er zijn 4 configuraties van een cell: Capture, Update, Seriele Scan, Transparant.

Er zijn minimaal 4 ingangen: TDI, TDO, TCK en TMS

het gebruik van boundary scan
Het gebruik van Boundary Scan

Er verandert niets aan de interne functionaliteit het IC/PCB. De toegevoegde testfunctionaliteit heeft geen invloed.

TDI en TDO zij respectievelijk de ingang en uitgang van het globale scanpad van deze PCB gezien vanaf de connector.

TCK en TMS zijn direct verbonden met elk IC.

wat ziet de gebruiker
Wat ziet de gebruiker?

Een aaneenschakeling van IC’s (device’s) registers te bereiken via de board connector. Output pinnen van IC’s zijn drivers (of soms transmitters genoemd) en input pinnen sensors (receivers).

Nu kunnen testvectoren (stimuli) worden aangebracht en uitgelezen om “interconnects” te analyseren op bv Stuck-At fouten

boundary scan cell bsc a virtual naile
Boundary Scan Cell (BSC): a virtual naile

Opbouw BSC met 4 modes (volgens de functionele specificatie):

  • Normal: Data_In = Data_Out. Het IC werkt functioneel.
  • Update: Data van Updata_Hold_Cell wordt vernieuwd en op Data_Out gezet
  • Capture: Data_In wordt in Capture_Scan_Cell geladen
  • Serial Shift: Scan_Out van een Capture_Scan_Cell wordt doorgegeven naar Scan_in van de volgende Capture_Scan Cell

Capture en Serial Shift verstoren het normale functionaliteit proces niet

defect coverage met een bed of nails
Defect coverage met een Bed of Nails

Verleden reden om te Testen op:

  • Aanwezigheid
  • Orientatie
  • Verbinding

Nu ook met Boundary Scan:

  • Functionaliteit door structural testen
interconnect test extest
Interconnect test: EXTEST

Het zoeken naar kortsluitingen, open verbindingen en defecten.

In deze mode noemen we de Boundary Scan Cell een Virtual Nail.

internal test mode
Internal test mode:

Beperkt de interne functionaliteit testen en structural testen.

jtag chip architectuur
JTAG chip architectuur

Voorstel van JTAG (Joint Test Access Group):

  • 4 test pinnen + 1 optionele resetpin.
  • BSC op elke input/output pin die serieel geschakelt de boundary scan vormen.
  • State machine (TAP controller) die bestuurt wordt door TMS, TCK en eventueel TRST.
  • Een n >= 2 bits instructie register.
  • 1 bit bypass register.
  • Optioneel 32 bit ID register

Op 1 moment kan slecht 1 register tussen TDI en TDO geplaatst worden.

Een register wordt geselecteerd door parallel de outputs van het instructie register te decoderen.

Sommige instructies zijn verplicht: EXTEST, IDcode, INTEST.

opdracht tap controller
OPDRACHT: TAP controller

Drie IC’s staan in d.m.v. TDI en TDO in een scan chain geschakeld. Voor een bepaalde interconnection test willen we deze IC’s zo instellen dat de eerste en de laatste in EXTEST staan en het tweede IC in Bypass geschakeld wordt. Daartoe moet voor elk IC de juiste binaire waarde in het instructieregister van de TAP controller geklokt worden.

Geeft het in een timing diagram de signalen TMS en de TAP controller toestanden om de instructies serieel te laden en vervolgens actief te maken. Begin en eindig in de “Test logic reset” toestand. Neem aan dat toestanden veranderen op de neergaande flank van TCK.

Het instructieregister van een IC is 3 bits breed en de binaire code voor EXTEST is “000” en voor BYPASS “111”.

TCK

TAPstate

TMS

Test logic

reset

Test logic

reset

instructies tap controller sequencer
Instructies TAP controller (sequencer)

BYPASS (std): Selectie TDI direct op TDO. De bin code voor de instructie is all 1’s

SAMPLE/PRELOAD (std): Is een snapshot functie tijdens normale operatie

PRELOAD(std): Setten van BS registers na reset

EXTEST(std): External Testing

INTEST: Internal Testing

RUNBIST: alleen in run/test idle state

CLAMP: Vastzetten output cell op een bepaalde waarde

IDCODE: Identification van een component

USERCODE: Voor programming

HIGHZ: Hoge impedantie aan de uitgang

internal scan intern testbaar maken van een ic

BSC

BSC

BSC

BSC

R

E

G

I

S

T

E

R

R

E

G

I

S

T

E

R

R

E

G

I

S

T

E

R

R

E

G

I

S

T

E

R

R

E

G

I

S

T

E

R

Combinatori-

sche logica

Combinatori-

sche logica

Combinatori-

sche logica

Combinatori-

sche logica

Combinatori-

sche logica

Combinatori-

sche logica

BSC

BSC

BSC

BSC

BSC

BSC

BSC

BSC

BSC

BSC

BSC

BSC

Internal scan: Intern testbaar maken van een IC.

Algemene opbouw van een digitale schakeling: Hoe test je Stuck At 1/0 hierin?

scanable flipflop

Combinatori-

sche logica

MUX

FF_1

MUX

FF_2

MUX

MUX

Scanable FlipFlop

Elke FlipFlop wordt uitgebreid met:

  • Multiplexer om tussen de functionele klok en de test klok te schakelen
  • Multiplexer om tussen de functionele mode en test mode te schakelen.
  • In Testmode staan de Flipflops waaruit het circuit is opgebouwd in serie geschakeld (scan chain) zodat ze een schuifregister vormen
  • Per IC zijn er 1 tot enkele 10-tallen scan chains.
  • Elke scan chain begint en eindigt met een boundary scan cell
scan pad technieken
Scan pad technieken

Concept: Maakt sequentiële circuits beter testbaar door interne toestanden (van bv FFs) controleerbaar en observeerbaar te maken.

Uitvoering: gebruik scan FFs die een lang schuifregister vormen

• In Normal mode zijn de FFs gescheiden

• In Testmode vormen ze een lange keten

Ontwerp IBM: LSSD latch

Maakt flipflop voor scanpad even snel als gewone flipflop

Minimaal uitgebreide M/S-flipflop.

Aparte klokken voor testmode

Scan-flipflops zijn complexer en trager dan gewone flipflops. Dit komt door extra multiplexer aan input

Ongeldige toestanden tijdens schuiven!

testbaar ontwerpen
Testbaar ontwerpen:

De volgende design ontwerpstijlen zijn ongewenst als je de testbaarheid wilt vergroten:

  • Redundante logica → niet detecteerbare fouten
  • Asynchrone sequentiële schakelingen → is niet controleerbaar mbv klok
  • Mono stabiele schakelingen → moeilijk te besturen

Als je deze 3 ontwerpstijlen niet gebruikt en dus synchrone sequentiële circuits ontwerpt, kun je de testbaarheid vergroten door het toevoegen van specifieke hardware zoals:

  • Boundary scan.
  • Internal scan.
  • Built-in self test
built in self test bist

Test vectoren:

ROM, Counter

Pseudo Random Generator (LFSR)

IC input pinnen

Multiplexer

FunctionaliteitLogic Core

IC met

BIST

BIST control pin

Multiplexer

IC output pinnen

Check Responses: ROM

Single/Multiple Input Signature Register (S/MISR)

BIST ok

pin

Built-In Self-Test (BIST)

Waarom BIST? Voornamelijk economisch en betrouwbaarheid om de volgende redenen:

• Vereenvoudiging benodigde testapparatuur

• Field testing, zelfs jaren na productie

BIST principe:

lsfr pseudo random generator

Naar inputs van design

n-bit schuifregister

EXOR

LSFR/Pseudo Random Generator

De opbouw: Een schuifregister van D-FlipFlops waarin 1 of meerdere EXOR-functies van huidige schuifregister bits de volgende toestand bepalen van de schuifingang:

Eigenschappen:

  • Weinig hardware nodig
  • Kan alle toestanden genereren behalve “0000..0”
  • Kan ook defecten bevatten!
opdracht welke toestanden reeks genereert onderstaande lfsr als de initi le waarde 101 is

EXOR

D

Q

>

D

Q

>

D

Q

>

A

B

C

OPDRACHT: Welke toestanden reeks genereert onderstaande LFSR als de initiële waarde “101” is?
opdracht welke toestanden reeks genereert onderstaande lfsr als de initi le waarde 101 is1

EXOR

D

Q

>

D

Q

>

D

Q

>

A

B

C

OPDRACHT: Welke toestanden reeks genereert onderstaande LFSR als de initiële waarde “101” is?
s misr single multiple input signature register

Input

EXOR

n= 8 bit schuifregister

EXOR

S/MISR: Single/Multiple Input Signature Register

Response checking: Een schuifregister van D-FlipFlops waarin 1 of meerdere EXOR-functies van huidige schuifregister bits en de uitgang van het ‘Design Under Test’ de volgende toestand bepalen van de schuifingang.

SISR:

Signature lengte = 8

Input = 1

MISR:

Signature lengte = 3

Input = 3

Eigenschappen:

1. Na vast aantal ronden met dezelfde inputwaarden, zal een uniek patroon, de handtekening, in het register staan

2. Tussenstanden van het register zijn niet belangrijk; de laatste stand is de handtekening.

3. Bij SISR is dit in feite de rest van een modulo-2 deling

4. Aliasing: als een circuit met een fout dezelfde hand-tekening genereert als het foutvrije circuit: de kans hierop is 2-n, mits de n toestanden doorlopen worden

5. S/MISR Circuit zelf kan ook defecten bevatten!

Input 2

Input 3

Input 1

EXOR

EXOR

EXOR

D-FF

D-FF

D-FF

n-bit schuifregister

EXOR

opdracht bist met lfsr en misr
OPDRACHT: BIST met LFSR en MISR

1) Geef de waarden voor een foutvrije circuit en MISR:

2) STEL: een SA0 op lijn A, geef dan de waarde van het circuit en de MISR:

3) Als SA1 op lijn A optreedt blijkt de handtekening ‘000’ te zijn: Wat betekent dit?

opdracht bist met lfsr en misr1
OPDRACHT: BIST met LFSR en MISR

1) Geef de waarden voor een foutvrije circuit en MISR:

2) STEL: een SA0 op lijn A, geef dan de waarde van het circuit en de MISR:

  • Als SA1 op lijn A optreedt blijkt de handtekening ‘000’ te zijn: Wat betekent dit?

ALIASING: 1/ 2exp(n)

built in logic block observation bilbo
Built-In Logic Block Observation (BILBO)

Normal mode: FF’s zijn functioneel

Een architectuur die drie operationele modes van een circuit combineert.

Internal scan mode:

LFSR/MISR mode:

bilbo architecture
BILBO Architecture:

1

0

1

-

1

1

-

0

0

0

0

1

-

1

0

• BILBO’s worden gegroepeerd als registers en kunnen zowel in LFSR als MISR gezet worden.

• Door circuit te partitioneren in BILBO’s en combinatorische logica ontstaan testbare structuren.

• Hoe weet je dat BILBO’s correct werken?

• BILBO Controller die “betrouwbaar” is uitgevoerd.

• Kosten: meer hardware, 4 gates/FF + controller + wire.

• Betrouwbaarheid van het systeem wordt lager door meer hardware te gebruiken.

• Performance neemt af door extra gates tussen FF.

• Ontwikkeltijd is langer maar ook verkort door geen testpattern generation meer uit te voeren.

• Elke keer circuit wordt aangeschakeld wordt er getest, anders alleen bij manufacturing.

0