ARCHITETTURA DEI SISTEMI ELETTRONICI

1. ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 • Riconoscitore di sequenza 1 • Sintesi del Flip-Flop D latch • Riconoscitore di sequenza 2 • Pulsanti di sicurezza • Problema degli stati ponte • Sintesi del Flip-Flop T • Reti sequenziali asincrone / sincrone A.S.E.

2. Richiami • Condizioni per la realizzabilità di reti sequenziali • Corse e alee • Macchine a stati finiti [FSM] • Macchina di MEALY • Macchina di MOORE • Sintesi del Flip-Flop S-R • Tecnica di sintesi delle reti sequenziali asincrone • Sintesi del Flip – Flop S-R A.S.E.

3. Riconoscitore di sequenza • Dati due ingressi A e B, il sistema da una uscita valida (1) quando A e B assumo successivamente i valori • 0,1 – 1,1 – 1,0 A B Z 1,0 0,0 0,1 1,1 1,0 0,0 1,0 1,1 A.S.E.

4. a 00 c 11 y y 0,0 1,1 y y 1,0 0,0 y y 1,1 0,1 b 01 d 10 Z y y 0,1 1,0 y y 1,0 1,1 y y 0,0 0,0 Diagramma di flusso Variabili di stato X , Y • 0,1 • 1,1 • 1,0 A.S.E.

5. XY/Z AB Grafo 01 10 01/0 11 00 01 00,10,11 00 01 00/0 11/0 11 00,11 10 01 10/1 10 01 A.S.E.

6. a 00 c 11 y y 0,0 1,1 y y 1,0 0,0 y y 1,1 0,1 b 01 d 10 Z y y 0,1 1,0 y y 1,0 1,1 y y 0,0 0,0 Tabella di transizione A.S.E.

7. a 00 c 11 y y 0,0 1,1 y y 1,0 0,0 y y 1,1 0,1 b 01 d 10 Z y y 0,1 1,0 y y 1,0 1,1 y y 0,0 0,0 Verifica “legge normale” A.S.E.

8. Verifica “alee essenziali” 2° Cambio ARRIVO 1° Cambio PARTENZA A.S.E.

9. Tabelle • Tabella di flusso Tabella delle transizioni AB AB XY A.S.E.

10. Minimizzazione Xn Yn A,B A,B Xp,Yp Xp,Yp A.S.E.

11. Schema A Xn DT Z B DT Yn A.S.E.

12. Osservazione • Sintesi secondo la macchina di Moore R s’1 Z DT A a1 z1 CN2 s’2 B CN1 DT a2 zm s1 a3 zm+1 s2 a4 zk A.S.E.

13. Ck D Q t Flip - Flop D (specifiche) • Quando il Clock è a 1 l’uscita segue l’ingresso • Quando il Clock è a 0 viene memorizzato l’ingresso • Con Ck = 1 il Flip - Flop è in “TRASPARENZA” • Simbolo D Q Ck A.S.E.

14. Ck,D 0 Wa 1 Wb Q Y 0,0 0,0 Y Y Y 0,1 0,1 Y Y 1,0 1,1 Sintesi del Flip – Flop D A.S.E.

15. Ck,D 0 Wa 1 Wb Q Y 0,0 0,0 Y Y Y 0,1 0,1 Y Y 1,0 1,1 Tabella delle transizioni A.S.E.

16. Ck,D 0 Wa 1 Wb Q Y 0,0 0,0 Y Y Y 0,1 0,1 Y Y 1,0 1,1 Sintesi della rete combinatoria A.S.E.

17. Verifica legge normale • SI • Non sono presenti alee essenziali A.S.E.

18. Individuazioni delle equazioni • Costruzione delle Mappe di Karnaugh Wn Ck,D Wp A.S.E.

19. Schema Osservazione: la rete sembra fondamentalmente diversa dal F- F D prima visto D Ck Q A.S.E.

20. Confronto • Dallo schema prima visto si ha A Wp = Wn D Q Ck Q Z B A.S.E.

21. Riconoscitore di sequenza 2 • Dati due ingressi A e B, il sistema da una uscita valida (1) quando A e B assumo successivamente i valori • 0,1 – 1,1 – 0,1 A B Z 1,0 0,0 0,1 1,1 0,1 0,0 1,0 1,1 A.S.E.

22. Diagramma di flusso a 00 c 11 NO!!!! Variabili di stato X , Y y y 0,0 1,1 y y 1,0 0,0 y y 1,1 1,0 b 01 d 10 Z y y 0,1 0,1 y y 1,0 1,1 y y 0,0 0,0 A.S.E.

23. Diagramma di flusso a 000 c 011 010 Variabili di stato Z , X , Y y y 0,0 1,1 y y 1,0 0,0 y y 1,1 1,0 b 001 d 111 Z y y 0,1 0,1 y y 110 1,0 1,1 y y 0,0 0,0 A.S.E.

24. Pulsanti di sicurezza • Descrizione del ciclo • L’operatore deve avere le due mani impegnate quando la macchina si avvia • inizialmente nessun pulsante è premuto • deve essere premuto il pulsante destro (R), o Sinistro (L) • si attende che sia premuto l’altro pulsante e si da lo start (U) • quando si rilascia un pulsante si interrompe lo start • per poter iniziare nuovamente il ciclo è necessari che entrambi i pulsanti siano rilasciati A.S.E.

25. Diagramma di flusso a 00 c 11 • L = pulsante Sx, R = Pulsante Dx U = Uscita, Variabili di stato = z, w U y y 0,0 1,1 y d 10 1,1 01 b y 0,0 y 0,1 y 1,0 y 1,1 A.S.E.

26. Tabella di transizione a 00 c 11 U y y 0,0 1,1 y 1,1 d 10 b 01 y 0,0 y 0,1 y 1,0 y 1,1 A.S.E.

27. Verifica “Rete Normale” a 00 c 11 U y y 0,0 1,1 y 1,1 d 10 b 01 y 0,0 y 0,1 y 1,0 y 1,1 A.S.E.

28. Minimizzazione Zn Wn L,R L,R Zp,Wp Zp,Wp A.S.E.

29. Divisore per 2 • Realizzare una rete tale che • se l’abilitazione non è attiva rimane nello stato di memoria • se l’abilitazione è attiva l’uscita si inverte quando il clock è attivo E Ck Q A.S.E.

30. Tabella delle transizioni • La rete presenta due stati, è sufficiente una variabile di stato La rete non è realizzabile A.S.E.

31. Registri • Insieme Flip – Flop D positive edge triggered con Clock a comune • Il Clock non è più un segnale qualunque, ma un segnale globale di temporizzazione • di sincronizzazione D0 Q0 D Q Ck D1 Q1 D Q Ck D2 Q2 D Q Ck Dn Qn D Q Ck CK CK A.S.E.

32. Pulsanti di sicurezza realizzazione con microcontrollore Definizioni • Ingressi • PORT-D bit-0 = Sinistro (L) bit-7 = Destro (R) • n.b. I pulsanti sono attivi bassi (normalmente a 1) • Uscita • PORT-B bit-2 = Start (S) • n.b. L’uscita è attiva bassa (normalmente a 1) • Registri • R16 = IN = ingressi • R17 = OUT = uscita A.S.E.

33. Diagramma di Flusso D - PULS IN = PIND•81 PORB = FB PORTB = FF Y IN=00 IN = PIND•81 DDRB = FF Y Y IN=81 IN=00 PORTD = FF PORB = FF IN = PIND•81 DDRD = 00 Y IN=01 IN = PIND•81 N Y IN=80 IN=81 Y IN=00 A.S.E. n

34. Utilizzo della maschera • Degli 8 bit di ingresso ci interessano solo il primo e l’ultimo • Per mettere a “0” i bit 6 – 1 si può utilizzare una “maschera” e quindi fare l’AND A.S.E.

35. D - PULS IN = PIND•81 PORB = FB a 00 c 11 PORTB = FF U Y IN=00 IN = PIND•81 y y DDRB = FF 0,0 1,1 Y Y IN=81 IN=00 y d 10 PORTD = FF 1,1 PORB = FF IN = PIND•81 01 b DDRD = 00 y 0,0 Y IN=01 IN = PIND•81 y 0,1 N Y IN=80 IN=81 y 1,0 Y IN=00 y 1,1 Confronto A.S.E. n

36. CONCLUSIONI • Sintesi del riconoscitore di sequenza 1 • Sintesi del Flip-Flop D latch • Sintesi del riconoscitore di sequenza 2 • Sintesi del sistema di pulsanti di sicurezza • Problema degli stati non definiti • Sintesi del Flip-Flop T • Registri • Reti sequenziali asincrone / sincrone A.S.E.