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FPGA 实验箱 简 介

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Presentation Transcript

  1. 徐州师范大学 电气工程及自动化学院 课程简介 制作人:李桂林 MAX+PLUSII 简 介 数字系统设计实验 确定退出本课件? FPGA实验箱 简 介 否 是 实验内容 工程实例 退出 播放

  2. 学时分配 面向专业 使用教材 课程简介 k M 课 程 简 介 N F G 共计16学时 信息技术系列 本实验课程是理论课程《数字系统设计》的非单开实验课。本实验课的任务是使学生熟悉数字逻辑电路的实验开发箱、Altera的CPLD/FPGA器件;掌握利用原理图法和Verilog HDL语言构造硬件模型的方法;熟练使用MAX+PLUSII软件对所建立的数字系统进行仿真。 至下页 自编教材

  3. 参考书目 1、《数字系统设计与Verilog HDL》,王金明,电子工业出版社 2、《MAX+PLUS II入门与提高》,东方人华 ,清华大学出版社 3、《数字系统设计—Verilog实现》,夏宇闻 ,高等教育出版社 4、《现代数字系统设计》,侯伯亨,西安电子科技大学出版社 5、《可编程逻辑器件开发技术MAX+plusII 》,王志鹏 ,国防工业出版社

  4. 简介: 英文全称:MultipleArraymatriX and ProgrammableLogicUser System 开发公司:美国ALTERA公司 功能:用于开发单片集成度不超过25万门的PLD器件 版本:10.1、10.2 说明: k M MAX+PLUSII简介 N F G 使用说明 软件简介 安装说明 设计流程图 设计输入 设计编译 1、运行光盘中的安装程序(可执行文件)或执行自动播放 设计仿真 本课程使用为10.1版本 2、第一次运行时该软件时,要输入授权代码。 下载编程 方法如下:1)通过访问Alter公司 的www站点: http://www.Altera.com获得授权代码. 2)在MAX+PLUSII主页的Options/Lincense Setup 里浏览 找到Lincense.dat文件,确定即可。 操作演示

  5. 原理图输入 文本输入 设计输入 设计编译 修改设计 编译器 设计仿真 下载编程 功能仿真 时序仿真 在线测试 流程图: 返回

  6. 单击此处 双击空白处 设计输入: 基本步骤: 1)新建文件或项目\选择原理图(或文本)输入方式 、给端口命名、连线(或输入程序代码) 3)存盘 4)点击:File\Project\set project to current file 5)点击File\Project\Save&check 查错 2)输入图元 返回

  7. 选择FLEX10K 系列 如选具体目标 器件型号为 EPF10KLC84-4 注意消去这里的勾, 以便使所有速度级别 的器件都能显示出来 设计编译: 基本步骤: 1)指定所用芯片型号:Assign\device 2) 给芯片分配引脚:Assign\”pin/locate/chip” 3)运行MAX+PLUSII\Complier 返回

  8. 单击右健 添加端口名称 选择此项 点击“列表” 设计仿真: 基本步骤: 先运行编译器,选择: 功能仿真:Processing\Fuctional SNF extractor 时序仿真:Processing\Timing SNF extractor 1)新建文件\选择波形输入方式 2) 添加节点(端口)名称 3)设置网格尺寸及仿真结束时间\给输入添加波形 4)存盘 5)运行运行MAX+PLUSII\Simulator 返回

  9. 点此处 下载编程: 基本步骤: 1)双击桌面图标: 2) 浏览找到可下载文件,如*.pof 3)点击按钮:“configer” 返回

  10. I/O实验板 CPLD下载板 电源连接线 FPGA下载板 CPLD研发软件、下载 程序及范例光盘 RS-232连接线 9 TO 25 PIN 并串转换器 9 TO 25 PIN 转接器 k M FPGA实验箱简介 N F G 实验箱外形 使用说明 设备连接

  11. 使用说明: k M FPGA实验箱简介 N F G 实验箱外形 使用说明 设备连接 可拆卸更换 1)实验箱由CPLD/FPGA下载板、I/O实验板、RS-232接口电路与电源等四部分构成 。其中I/O实验板包括:16位逻辑电平开关输入(右下)与16位逻辑电平输出指示灯(右上);六位七段LED显示器(左上) ;矩阵式键盘(左中);按钮式脉冲讯号源、RC振荡式可调脉冲讯号源(左下)。每一部分都标有相应的编号。 2)由于本实验箱已经将PLD芯片的引脚与外部的开关、LED显示、数码管显示等锁定在一起,不能改变,管脚分配时只能根据管脚与外部器件的对应表用 手动方式 分配。 详见附件1

  12. k M FPGA实验箱简介 N F G 实验箱外形 使用说明 设备连接 设备连接: 主机并口

  13. 实 验 一 实 验 二 实 验 三 实 验 四 实 验 五 实 验 六 实 验 七 实 验 八 k M 实 验 内 容 N F G MAX+PlusII使用入门 原理图输入方式设计半加器、全加器 Verilog HDL输入方式设计半加器、全加器 目 录 原理图输入方式测试74161的逻辑功能 Verilog HDL设计BCD码—七段数码显示译码器 Verilog HDL测试非阻塞与阻塞赋值语句的区别 Verilog HDL输入方式设计一个十进制的计数器 原理图和Verilog HDL混合设计8位累加器

  14. 实验报告格式要求 k M 实验一 MAX+PLUSII使用入门 N F G 实验过程演示 问题思考 实验内容 实验注意事项 一、实验目的:1)熟悉MAX+PLUSII的工作环境 2)熟悉MAX+PLUSII的使用及设计流程 二、实验内容:1)在原理图编辑窗口下,调出band2元件,通过仿真测 试band2的逻辑功能; 2)通过试验,分别说明在原理图编辑窗口下,下列快捷 键的作用: 三、实验要求: 2)下课前整理出一份完整的实验报告,包括文字说明和 截图。 后面的实验名分别为:sy2、sy3、、、sy8 1)建一个个人文件夹:e:\lgl\sy1

  15. k M 实验一 MAX+PLUSII使用入门 N F G 实验过程演示 问题思考 实验内容 实验注意事项 实验过程中需注意的几点: 1)所保存文件只能存放在e盘下;并及时备份实 验结果; 2)所保存的文件名及存放路径中均不能出现中文; 3)实验箱未使用前不要打开箱子电源。

  16. k M 实验一 MAX+PLUSII使用入门 N F G 实验过程演示 问题思考 实验内容 实验注意事项 问题思考: 1)在第一次使用MAX+PLUSII时出现提示“Current license file suport dose not include the ‘Graphic Editor’application or feature”,原因是什么? 2)存盘后查错,软件提示“can’t make directory c:\”,原 因是什么?

  17. 由半加器构成的全加器连线图 半加器连线图 实验报告格式要求 k M 实验二 原理图输入方式设计半加器、全加器 N F G 实验过程演示 问题思考 实验内容 实验注意事项 一、实验目的:1)熟悉MAX+PlusII的原理图设计方法; 2)熟练掌握半加器全加器的原理; 3)进一步熟悉设计流程; 4)初步学会数字系统实验开发箱的使用。 二、实验内容: 1)首先在原理图输入方式下设计出1位的半加器,并进 行仿真验证; 2)在原理图输入方式下采用调用半加器元件的方式设 计出1位的全加器,并进行仿真验证; 3)下载全加器电路,并进行在线测试。

  18. k M 实验二 原理图输入方式设计半加器、全加器 N F G 实验过程演示 问题思考 实验内容 实验注意事项 实验过程中需注意的几点: 1)保存所设计的原理图文件时,注意后缀名 为.gdf; 2)编程下载前一定要进行时序编译; 3)分配引脚时要注意输入输出端口编号一定要与 实验箱上的输入输出端口引脚号相对应。

  19. k M 实验二 原理图输入方式设计半加器、全加器 N F G 实验过程演示 问题思考 实验内容 实验注意事项 问题思考: 1)设计全加器时,找不到半加器符号,原因是什么? 2)编译时提示有“23”个错误,原因一般是什么? 3)在下载软件里,找不到下载文件,原因是什么?

  20. module HA(A,B,S,C); input A,B; output S,C; xor (S,A,B); and(C,A,B); endmodule `include “HA.v” module FA(Ain,Bin,Cin,Sout,Cout); input Ain,Bin,Cin; output Sout,Cout; HA h1(Ain,Bin, S1,C1); HA h2(S1, Cin , Sout, C2); or O(Cout,C1,C2); endmodule 半加器模块 全加器模块 实验报告格式要求 k M 实验三 Verilog HDL输入方式设计半加器、全加器 N F G 实验过程演示 问题思考 实验内容 实验注意事项 一、实验目的: 1)熟悉MAX+PlusII的文本设计方法; 2)进一步熟悉设计流程; 3)进一步熟悉数字系统实验开发箱的使用。 二、实验内容: 1)首先在文本输入方式下设计出1位的半加器,并进 行功能仿真; 2)在文本输入方式下采用调用半加器模块的方式编写 1位全加器程序,并进行功能和时序仿真; 3)下载全加器电路,并进行在线测试。

  21. k M 实验三 Verilog HDL输入方式设计半加器、全加器 N F G 实验过程演示 问题思考 实验内容 实验注意事项 实验过程中需注意的几点: 1)所保存文件的后缀名为.v; 2)所保存文件名必须与所定义模块名一致; 3)半加器与全加器应存放在同一路径下。

  22. k M 实验三 Verilog HDL输入方式设计半加器、全加器 N F G 实验过程演示 问题思考 实验内容 实验注意事项 问题思考: 1)为什么保存文件完毕,一定要执行“set project to current file”? 2)在设计全加器时,存盘后提示“can’t find the file “ha.v”,可能是什么原因?

  23. 清零端 74161连线图 时钟脉冲端 实验报告格式要求 k M N 实验四 原理图输入方式测试74161的逻辑功能 F G 实验过程演示 问题思考 实验内容 实验注意事项 一、实验目的: 1)进一步掌握MAX+PlusII软件的原理图设计方法 2)掌握时序逻辑电路的仿真过程 3)进一步熟悉设计流程; 4)进一步熟悉数字系统实验开发箱的使用。 二、实验内容: 1)在原理图输入方式下调出74161元件,通过仿真验证其主要输入输出端口的逻辑功能; 2)下载该电路,并进行在线测试。

  24. k M N 实验四 原理图输入方式测试74161的逻辑功能 F G 实验过程演示 问题思考 实验内容 实验注意事项 实验过程中需注意的几点: 1)所保存的文件名不能与“74161”相同; 2)分配引脚号时要注意将CLK端选为实验箱脉冲源 所对应的引脚号。

  25. k M N 实验四 原理图输入方式测试74161的逻辑功能 F G 实验过程演示 问题思考 实验内容 实验注意事项 问题思考: 1)在进行波形仿真时,如何给CLK端添加时钟波形? 2)编译时出现提示“”的错误,是什么原因?

  26. 实验报告格式要求 k M N 实验五 VerilogHDL设计七段数码显示译码器 F G 实验过程演示 问题思考 实验内容 实验注意事项 一、实验目的: 1)进一步掌握MAX+PlusII软件的文本设计方法; 2)进一步掌握Verilog HDL; 3)进一步熟悉设计流程; 4)掌握数字系统实验开发箱LED数码管的使用。 二、实验内容: 1)在文本输入方式下用Verilog HDL 语言编写 BCD码—七段数码显示译码器程序,并进行仿真验 证其功能。 2)下载该电路,并进行在线测试。

  27. BCD码——七段数码显示译码器程序: module decode4_7(a,b,c,d,e,f,g,D3,D2,D1,D0); output a,b,c,d,e,f,g; input D3,D2,D1,D0; reg a,b,c,d,e,f,g; always @(D3 or D2 or D1 or D0) begin case({D3,D2,D1,D0}) 4’d0:{a,b,c,d,e,f,g}=7’b1111110; 4’d1:{a,b,c,d,e,f,g}=7’b0110000; 4’d2:{a,b,c,d,e,f,g}=7’b1101101; 4’d3:{a,b,c,d,e,f,g}=7’b1111001; 4’d4:{a,b,c,d,e,f,g}=7’b0110011; 4’d5:{a,b,c,d,e,f,g}=7’b1011011; 4’d6:{a,b,c,d,e,f,g}=7’b1011111; 4’d7:{a,b,c,d,e,f,g}=7’b1110000; 4’d8:{a,b,c,d,e,f,g}=7’b1111111; 4’d9:{a,b,c,d,e,f,g}=7’b1111011; default:{a,b,c,d,e,f,g}=7’b00000000; endcase end endmodule 返回

  28. k M N 实验五 VerilogHDL设计七段数码显示译码器 F G 实验过程演示 问题思考 实验内容 实验注意事项 实验过程中需注意的几点: 1)注意显示译码器7个输出端口的引脚号应与实 验箱上LED数码管引脚编号箱对应; 2)分配引脚号时要注意将CLK端选为实验箱脉冲源 所对应的引脚号。

  29. k M N 实验五 VerilogHDL设计七段数码显示译码器 F G 实验过程演示 问题思考 实验内容 实验注意事项 问题思考: 1)在进行波形仿真时,如何将输入的4位二进制代码 成组赋值? 2)将源模块里的“input D3,D2,D1,D0”改为“input D[3:0]”可不可以?

  30. module block(c,b,a,clk); input clk,a; output c,b; reg c,b; always @(posedge clk) begin b=a; c=b; end endmodule module nblock(c,b,a,clk); input clk,a; output c,b; reg c,b; always @(posedge clk) begin b<=a; c<=b; end endmodule 实验报告格式要求 k M N 实验六 Verilog HDL测试非阻塞与阻塞赋值语句的区别 F G 实验过程演示 问题思考 实验内容 实验注意事项 一、实验目的:1)深入理解和掌握非阻塞与阻塞赋值的概念和区别。 二、实验内容:本实验通过仿真下面两个程序来辨别阻塞与非阻塞赋值 之间的区别: 输入波形 的添加

  31. k M N 实验六 Verilog HDL测试非阻塞与阻塞赋值语句的区别 F G 实验过程演示 问题思考 实验内容 实验注意事项 实验过程中需注意的几点: 1)注意两个文件要各存成一个文件,并baozheng; 2)注意仿真时所给两个程序的输入波形应该完全一 致。

  32. always @(posedge clk) begin b<=a; a<=b; end always @(posedge clk) begin b=a; a=b; end k M N 实验六 Verilog HDL测试非阻塞与阻塞赋值语句的区别 F G 实验过程演示 问题思考 实验内容 实验注意事项 问题思考: 1)通过波形能否判断出来阻塞与非阻塞之间的差别? 2)分析如下两端程序在运行结果上的差别?

  33. 实验报告格式要求 k M 实验七 Verilog HDL输入方式设计一个十进制的计数器 N F G 实验过程演示 问题思考 实验内容 实验注意事项 一、实验目的:1)深入理解和掌握Verilog HDL 语言。 二、实验内容:通过仿真下面两段Verilog HDL 程序,深入理解和掌握 Verilog HDL的行为语句。 module count10(clk,d,clr,load,out); input clk,clr,load; input [3:0] d; output [3:0] out; reg [3:0] out; always @(posedge clk or negedge clr) begin if(!clr) out<=0; else if(load) out<=d; else if(out>=9) out<=0; else out<=out+1; end endmodule module count10(clk,d,clr,load,out); input clk,clr,load; input [3:0] d; output [3:0] out; reg [3:0] out; always @(posedge clk or negedge clr) begin if(!clr) out<=0; else if(load) out<=d; else if(out==9) out<=0; else out<=out+1; end endmodule 输入波形 的添加

  34. k M 实验七 Verilog HDL输入方式设计一个十进制的计数器 N F G 实验过程演示 问题思考 实验内容 实验注意事项 实验过程中需注意的几点: 1)注意两个文件要各存成一个文件; 2)注意仿真时所给两个程序的输入波形应该完全一 致。

  35. k M 实验七 Verilog HDL输入方式设计一个十进制的计数器 N F G 实验过程演示 问题思考 实验内容 实验注意事项 问题思考: 1)两个模块所描述的十进制计数器有什么差别? 2)如何将清零端clr设为同步清零端?

  36. 顶层模块连线图 实验报告格式要求 k M 实验八 原理图和Verilog HDL混合设计8位累加器 N F G 问题思考 实验内容 实验注意事项 实验过程演示 8位全加器模块 ———add8.v———— module add8(sum,cout,a,b,cin); output[7:0] sum; output cout; input[7:0]a,b; input cin; assign {cout,sum}=a+b+cin; endmodule 一、实验目的:1)了解多层次结构的设计思路 2)学会综合应用原理图和文本相结合的设计方法 二、实验内容: 1)在文本输入方式下设计分别设计出8位的全加器和8位的寄存器,并分别存为add8.v和reg8.v。 8位寄存器模块 ————reg8.v———— module reg8(qout,in,clk,clr); output[7:0] qout; input[7:0] in; input clk,clr; reg[7:0] qout; always @(posedge clk or posedge clr) begin if(clr) qout=0; else qout=in; end endmodule 2)在原理图输入方式下通过调用两个模块设计出累加器电路,并存为acc.gdf。 3)对累加器电路进行仿真验证其功能。

  37. k M 实验八 原理图和Verilog HDL混合设计8位累加器 N F G 实验过程演示 问题思考 实验内容 实验注意事项 实验过程中需注意的几点: 1)注意三个文件要各存成一个文件,并且一定要放 在同一个路径下; 2)注意在对累加器进行仿真时,所给的波形应该能 体现出累加变化的值。

  38. k M 实验八 原理图和Verilog HDL混合设计8位累加器 N F G 实验过程演示 问题思考 实验内容 实验注意事项 问题思考: 1)顶层模块里的全加器与寄存器的符号是如何生成的? 2)如何将顶层模块用文本(Verilog HDL)来实现?

  39. k M 工 程 实 例 N F G 步进电机的控制 步进电机驱动的逻辑符号 步进电机驱动的时序图 步进电机驱动的逻辑框图 计数模块的设计与实现 译码模块的设计与实现 步进电机驱动的Verilog-HDL描述 步进电机驱动的硬件实现

  40. 逻辑符号 : 逻辑框图 : 时序图 : 返回

  41. Verilog 代码 计数模块的设计与实现 逻辑符号 module COUNT_UP_DOWN (CLR, CLK, DIR, Q);inputCLR, CLK, DIR;output[1:0] Q;reg [1:0] Q;always @ (posedge CLK or negedge CLR) beginif (!CLR)Q=0; else beginif (!DIR)Q=Q+1; else Q=Q-1; endend endmodule 仿真结果 返回

  42. Verilog 代码 译码模块的设计与实现 逻辑符号 `define OUT_0 4'b0001`define OUT_1 4'b0010 `define OUT_2 4'b0100 `define OUT_3 4'b1000module DEC2_4 (IN, OUT);input [1:0] IN;output[3:0] OUT;assign OUT=FUNC_DEC(IN);function [3:0] FUNC_DEC;input [1:0] IN;case (IN) 2'b00: FUNC_DEC=`OUT_0;2'b01: FUNC_DEC=`OUT_1; 2'b10: FUNC_DEC=`OUT_2; 2'b11: FUNC_DEC=`OUT_3;endcaseendfunction endmodule 仿真结果 返回

  43. Verilog 代码 驱动模块的设计与实现 module DRIVER (CLK, CLR, DIR, OUT); input CLR, DIR, CLK;output[3:0] OUT; wire[1:0] Q;COUNT_UP_DOWN COUNT_UP_DOWN (CLR, CLK, DIR, Q);DEC2_4 DEC2_4 (Q, OUT);endmodule 仿真结果 逻辑符号 返回

  44. 退出 本实验课件播放结束

  45. k M N F G 实验报告格式: <实验标题> 一、实验目的 二、实验内容 <写出实验的操作步骤> 三、实验总结 四、思考题回答 返回

  46. 单击右健 添加端口名称 选择此项 点击“列表”

  47. 点此处