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Characterization fo Cdv_dt Induced Power Loss in Synchronous Buck DC-DC Converters. International Rectifier as Presented at APEC 2004. 胡庄主 2006_03_15-1?. Introduction.
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Characterization fo Cdv_dt Induced Power Loss in Synchronous Buck DC-DC Converters International Rectifier as Presented at APEC 2004 胡庄主2006_03_15-1?
Introduction Synchronous buck converter是最流行的拓扑对VRs (voltage regulators).在这种拓扑中,续流Schottky二极管用一个功率MOS来替代.这会使传导LOSS在很大程度上减少,但是也会带来新问题和对器件的要求.一个经常讨论的问题是所谓C*dv/dt导致用作同步整流的开关LOSS. C*dv/dt会导致MOS的开通,在体二极管恢复时.MOS上增长的电压通过D,G间电容会导致一个门极电压产生.感应的电压可能会短时间开通FET.Vds电压和电流的交叠会导致额外的LOSS. C*dv/dt的问题由于牵涉到Vds的斜率(由许多因数决定)而变得复杂,另外也和MOSFET特征(极间电容,内部门极电阻,门槛电压,体二极管特征,封装特征),以及驱动能力,LAYOUT有关.本文首先基于详细的器件特征,LOSS模型,in-circuit测试来量化C*dv/dt导致的LOSS,然后通过一个简单而实用的方法来实验证明之.结果显示C*dv/dt很大程度上依赖于开关频率,输入电压,负载条件等.结果也指出C*dv/dt导致FET开通的好处----减少同步FET Vds的振铃(由体二极管反身恢复及寄生电感引起).FET封装的寄生电感以及体二极管反向恢复必须最小化,为了允许优化设计silicon(with high C*dv/dt immunity)而最大化电路效率,并且不会产生过多的振铃发生.
II. Methodology of The Study C*dv/dt的分析计算很不实际,因为许多相关的参数不容易得出或者准确建模.一个可选择的方法是比较带有同样参数的同步FET.第一个MOS在没有C*dv/dt导致开通的情况下关断,另一个则是C*dv/dt导致的G,S电压足够大而开通channel,而产生额外的LOSS,则C*dv/dt导致开通产生的LOSS可以通过比较以上两种情况下的LOSS来得到.这种方法,在V部分会有描述,相当准确,但是要求完整的同步FET器件特征,详细的电路波形,除了in-circuit效率测试及温度测试外,这是非常耗时的,一般来说对不太实际.另外一个实际的工程方法不需要任何器件特征(如VI描述的特征).其思路是调整门极驱动电路以致于一个可调的负的GS偏置电压可以产生.负偏电压的目的是转换感应的门极电压低于门槛电压.通过使用一个足够的负的偏置, C*dv/dt导致的开通LOSS可完全消除.
III. Sync FET Turn-off Losses Without C*Dv/Dt Induced Turn-on 图1显示了同步BUCK CONVERTER,控制FET为Q1同步FET为Q2.Q2包括了寄生电容,体二级管.电流转换环路的电感包括输入电容的ESL,PCB寄生电感,Q1,Q2寄生电感)组合成Lkloop.CASE 1(同步FET具有高的C*dv/dt免疫力,感应的门极电压不会大到导致FET开通)的关键波形如右下图2示.[T0-T2]:T0时刻,Q2门极关断,Vgs呈指数型下降,决定于Ciss和整个的门阻抗.当Q2门极电压下降到低于其门槛电压后(在T2),所有的Q2沟道电流被转移到其体二级管.[T3-T5]:经过预先确定的延迟时间后,Q1开始开通(t3).Q1上门极电压很快到达并且超过门槛电压Vth_Q1并开始电流转换.因为高的di/dt以及封装漏感,Q2的Vds电压会轻微增长,从大约-0.7V到很小的正电压.[T5-T6]:通过Q1上的电流等于电感电流在t6.Q2上电流为0.从t5开始,反向恢复电流从Q2体二级管流过.在t6,反向恢复电流到达其峰值Irrm,体二级管recovers.在t6贮存在环路寄生电感Lkloop中能量:Eloop=Lkloop*Irrm2/2[T6-T8]:体二极管的反向恢复在t6开始block电压.Q2之Vds以很高斜率的dv/dt上升.这个电压上升被G-D间电容耦合到门极,导致FET的门极上感应出电压.然而,这个电压对case I来说比起门槛电压是非常小的,不足以使Q2开通.
III. Sync FET Turn-off Losses Without C*Dv/Dt Induced Turn-on 环路寄生电感这时与Q2的输出电容Coss形成一个谐振电路，导致Ｖds振荡．在一个resonant cycle的开始，近似所有的leakage能量被转移到Ｑ２输出电容上．振荡然后在许多个循环内被Cin-Q1-Q2环路上高频ＡＣ电阻所阻尼，导致Ｖds电压最终等于Ｖin．在Vin时Ｃoss上剩余能量在下一个循环中被recycle．（既然ＦＥＴ的开通是ＺＶＳ），因此，消耗在Ｑ２关断上能量可表示为： 对标准的ＭＯＳ封装，例如SO8和Ｄ-PAK,封装上的寄生电感是环路电感的重要组成部分.在这些封装上当硅DIE具有好的C*dv/dt免疫力时,被电感和体二极管反向恢复导致的Vds振铃电压很容易超过30V(with 12V输出电压).除振铃外,高的峰值电压会导致过多的EMI,并降低控制器/驱动的可靠性.如图7所示.当用具有更低电感的封装,如DirectFET来替换SO-8时,开关节点电压振铃差不多能减少50%.
IV. Sync FET Operation and Losses With C*Dv/Dt Induced Turn On 对case 2, C*dv/dt导致的门极电压高的足以使FET开通.一旦MOSFET被开通, C*dv/dt减少.这阻止更多的门极电压上升.接下来,感应的门极电压的值是whatever is required to support the peak reverse recovery current Irrm(注意由于内部的Rg_in, 在门极测得的G,S间电压与通过分立cells得出的电压是不一样的).图3显示了在这种模式下工作的基本波形.这种情况下电路工作以及LOSS都有很大不同.Q2之Vds或者被钳位(如图3示)或者已经减少了dv/dt的增长率.考虑被钳位的Vds情况.直到时间t6,不管FET的C*dv/dt的免疫力是如何,电路工作状况都是一样的.在t6以后,工作情况如下:[T6-T7]:在t6,Q2体二极管恢复,开始BLOCK电压.Q2之DS电压变化dv/dt被耦合到门极经过G,D电容,感应的门极电压超过门槛电压.[T7-T8]:在时间t7,Cdv/dt感应电压使MOF开通发生,Q2之DS电压被钳位.FET在时间t8关断.这个钳位过程持续的时间是tcl(t8-t7).许多因素会影响Cdv/dt的immunity(抗扰度).这包括Vds的斜率,体二极管特性,封装特性,驱动能力,以及LAYOUT等.然而,一个关键因素是良好设计的电路,其典型的驱动阻抗以及FET门极阻抗是门极充电比(CR),CR=Qgd/Qgs1;此处Qgd是在特定的电压Vds下的G-D(密勒)电荷,Qgs1是pre-threshold GS电荷.
IV. Sync FET Operation and Losses With C*Dv/Dt Induced Turn On 在Cdv/dt感应开通期间,Q2之DS电压被钳位由于沟道导通.在假设钳位电压是常数(实验中可观察到)的情况下,在Q2的钳位时间期间感应开关LOSS可表示为:(in case 2) 此处Vcl是被钳位的DS电压值;fs是开关频率;Irrm是峰值反向恢复电流;tcl是反向恢复电流从Irrm减少到0的时间.Vcl和tcl大多可准确地由电路波形确定,而Irrm需要用一个特别的测试装置来确定(不可能在电路内部测试Irrm,因为嵌放一个电流传感器件将很大改变电路工作状态.注意等式4在Vcl达到大约2Vin时最准确.如果一个器件测试到更高的Vcl(更好的Cdv/dt免干扰能力),则等式4中的反向恢复电流将比Irrm更低.这是由于Lkloop-Coss谐振,这导致反向恢复电流将着0,当Vds朝着其峰值振荡电压增加时.除掉Cdv/dt开通LOSS,仍有相关的功耗:Coss的高频振荡导致,如方程5所示. 然而,由于钳位问题,Vds峰值电压将下降,这将使更少的能量转移进Coss.结果,在Cin-Q1-Q2环路的功耗比起用更好的Cdv/dt免干扰能力的器件更低. 对同步FET带着Cdv/dt感应开通现象的整个关断功耗是式5与式6的和:(如式6示)Cdv/dt感应开通导致FET消耗额外的能量,比起方程1所示的环路漏感能量更高.如果其它参数影响LOSS的问题能排除,那么Cdv/dt感应LOSS可以表示为方程7:
V. Quantification of CDv/Dt Loss Based On the Analysis Method 为计算Cdv/dt功耗的目的,SO-8封装典型的5mR同步FET来进行计算.当变化trench channel深度,有可能发现一个器件具有更高的Rds_on以及更低的CR(更好的Cdv/dt免干扰能力),另外一个则相反.其它相关参数大多是一样或非常相似.相关参数如表1示.测量的Qoss VS. Vds如图4示.图5显示了在使用相同的Q1(10mR,low-charge)时,用在SYCN插孔上两个器件的性能对比.1MHz,14Vin,1.3V sync buck circuit.在10A时LOSS不同大约为0.7W.这个LOSS区别是由于不同的Rds_on,Coss,及CR.为得出确切的Cdv/dt感应LOSS,in-circuit开关波形,器件温度和反向恢复峰值电流是必需的.
V. Quantification of CDv/Dt Loss Based On the Analysis Method 表2总结了基于器件信息和电路内部波形的计算出的功耗.可以看到使用带有更高的CR(差的Cdv/dt抗干扰能力)的器件计算出的LOSS在10A输出电流时比起使用低的CR器件的LOSS高0.7W.这个值与测试的0.72W非常匹配.这个电路中Cdv/dt感应LOSS,在给定的工作条件下计算出为0.75W.既然所有的器件参数非常相似,这个LOSS差可以认为是高的CR和Cdv/dt感应开通LOSS.在10A,1MHz工作条件下,对器件2, Cdv/dt感应LOSS占整个电路LOSS的18%,这是非常关键的. 图6比较了SYNC FETS的Vds和Vgs波形.在case 1没有Cdv/dt感应开通(峰值Vds电压是35V)而在case 2,一个钳位的DS电压是23V.钳位时间能够观察到是7nS.
VI. Practical Way to Quantify CDv/Dt Induced Power Loss 前面章节讲述了Cdv/dt问题与许多因素有关,例如电压上升斜率,电荷比,在Qgd和Rds(on)之间的折衷,门槛电压,以及全部门极阻抗. 而且, 要获得与Cdv/dt功耗相关的一些参数需要专门的测试设备.一般来说设计者不具备.因此,这样处理即耗时又花费太高.一个更快的,更实际的方法来量化计算Cdv/dt感应的功耗是使用如图7所示的简单电路.这个电路的目的是建立一个负的门极驱动电压(与0相比),在同步FET的关断时间.这个负电压将阻止同步FET因Cdv/dt影响造成的开通.Cs的目的是改变来自于驱动IC标准门极驱动信号变成一个与占空比成比例的正或负的AC信号.V+的目的是偏置新的门极驱动信号,允许负的门极偏置变化,为了验证Cdv/dt感应功耗,发现最佳的负的门极驱动.图8显示了LOSS测试(排除控制功率,PCB及电感LOSS),12Vin,1.7Vout,1MHz,20A VR,使用1个控制FET和一个同步FET. Vgs的. 通态保持在5V电压,为了保证Rds_on(传导损耗)为常数. 门极驱动的偏置在-2V-0之间变化.通过这种方法,所有被测出的功耗差均与Cdv/dt有关.在图8中可以看到,在-1V偏置中LOSS可以减少0.57W,在-2V偏置中可以减少0.84W.当负的门极偏置进一步增加时,LOSS保持不变,这显示出所有的Cdv/dt感应功耗已经消除.
VII. Impacts of CDv/Dt Induced Loss on the Device and Circuit Design 作为开关LOSS, Cdv/dt感应LOSS与开关频率有关.前例中显示在1MHz开关频率下Cdv/dt LOSS是整个电路LOSS的重要部分.Cdv/dt在高频时的感应LOSS对器件和电路设计者都是一个挑战..对于占主导地位的200-500KHz工作频率, Cdv/dt感应LOSS也是一个重要的问题. 如表3所示的三个器件 的参数,作为在笔记本应用的对比. 三个器件主要的不同之处是Miller电荷,因此,CR. 器件1其CR=1,比CR=1.4的要好.在4A时效率改善大约5%. 对于三个评估器件,Qgs1变化仅有5%,当Qgd变化超过45%时. Qgd对于得到优化设计是个重要参数. 如前面III,和V部分所讨论, Cdv/dt感应的开通有助于减少同步FET的电压SPIKE.
