Tommy Désilets ; Éric Lebel Professeur : A. Khouas Département de génie électrique

ELE6306 : Test de systèmes électroniquesTechniques de test à vitesse nominale (at-speed) avec équipement de test opérant à vitesse inférieure Tommy Désilets; Éric Lebel Professeur : A. Khouas Département de génie électrique École Polytechnique de Montréal

Plan • Problématique • Fautes de délai • Techniques de test « at-speed » • Multiplexage/Démultiplexage • Sérialiseur/Désérialiseur • BIST • Délai contrôlable • Basse tension • Comparaisons - Conclusion

Problématique • Plusieurs problèmes dans les circuits intégrés peuvent seulement être détectés en testant à la vitesse nominale • Diaphonie • Bruit • Fautes de délai • Les testeurs sont souvent plus lents que le DUT • Éliminer le testeur • Circuiterie spéciale

Faute de délai • Faute de délai de porte (Gate delay fault) • Une porte est identifiée comme trop lente • Faute de chemin (path delay fault) • Le délai d’un chemin spécifique excède une valeur limite donnée

Test des fautes de délais • Paires de vecteur • V1 initialise • V2 provoque une transition • Temps entre l’application de V2 et la capture de la sortie < que Tnominale • Test robuste: le test d’un chemin ne peut pas être invalidé par une faute dans un autre chemin ( problématique de l’ATPG)

Multiplexage • Compromis vitesse vs canaux • Fréquence du testeur • Marqueur de temps des testeurs (4, 5 ,6) • Encodage

Démultiplexage • Circuiterie externe haute vitesse • N’affecte pas les performances • En ce moment 2.5 Gbs

Interface de test avec sérialiseur-désérialiseurSERDES • Applicable aux circuits avec chaînes de scan • Appliquer ou lire N bits en parallèle • Le circuit sérialise et parallélise à vitesse nominale les vecteurs • Divise par N la vitesse de testeur requise

Interface de test avec sérialiseur-désérialiseurSERDES (suite) • Exemple à 16 bits • Horloge générée • à l’interne du DUT • Source externe lente • Source externe rapide • Référence de phase du testeur obtenue du DUT avec un diviseur de fréquence • Entrée de synchronisation de phase disponible sur les ETA modernes

Interface de test avec sérialiseur-désérialiseurSERDES (suite) • Inconvénient: • Ajout de plots au circuit

Built-in self test (BIST) • Test exhaustif • n entrées  2n(2n – 1) paires • Suffisant si 1 seul bit change  n.2n • Vecteurs prédéterminés • NLFSR • Complexe et imposant • LFSR • Privilégié • Différent du test de collage

Built-in self test (BIST) V = 0011 V1 = 0011 V2 = 1011 V3 = 0011 V4 = 0111 V5 = 0011 V6 = 0001 V7 = 0011 V8 = 0010 V9 = 0011 Cycles: (2n+1)(2n-1)

Ajout au circuit d’éléments de délai contrôlables • Technique applicable aux circuits sans chaîne de scan • Caractéristiques de l’élément de délai variable: • Facilement contrôlable • Avoir un délai minimal lorsque utilisé en mode normal • Doit être de taille minimale

Ajout d’éléments de délai contrôlable au circuit • Une seule horloge • 2 latches statiques sensibles au niveau 0 • Élément dynamique de mémoire sensible au niveau 1 • Requiert grande précision pour générer l’horloge Chronogramme d’opération où fréq CLKtest << fréq CLKnormal

Test à très basse tension • Les circuits numériques gardent leur fonctionnalité à tension d’alimentation réduite mais sous condition • Sortie d’une porte doit être assez élevée pour faire basculer la porte subséquente donc: Vdd > seuil de conduction des transistors de la porte

Test à très basse tension • Ex: Chaîne d’inverseur • TSMC 0,18um • Vt(max) = 0.48V • Vdd min ≈ 0.51V

Test à très basse tension • TSMC 0,18um • Vt(max) = 0.48V • Vdd min ≈ 0.51V

Test à très basse tension • Impact de la réduction de VDD dépendant de la technologie • Pour une technologie donnée cet impact peut être prédit pour un circuit sans défaut • Délais dans les interconnexions invariables vs VDD Estimation du délai d’un chemin Modèle 1/x • Attention • La partie non dépendante de VDD peut parfois changer le chemin critique du circuit…

Test à très basse tension • Il est aussi possible de déterminer expérimentalement la fréquence d’opération à tension réduite d’un circuit sans défaut. • Étape préliminaire de caractérisation de circuits On peut donc connaître la fréquence d’opération à basse tension qui assure le fonctionnement à tension nominale

Conclusion Comparaisons des techniques

Questions

Tommy Désilets ; Éric Lebel Professeur : A. Khouas Département de génie électrique