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  1. LINEL CNEDannée 2010-11 Travaux pratiques Électronique numérique VHDL Intervenants : Boitier V. / Perisse T.

  2. Électronique Numérique VHDL Travaux pratiques Outils mis à la disposition des étudiants : Le logiciel MAXPLUS2 de la société ALTERA (version étudiante téléchargeable et gratuite sur le net)  Une maquette permettant la programmation de 2 composants au choix (EPM7128S ou EPF10K20).  Un guide d’utilisation de la maquette récupérer sur le site d’ALTERA. Dans un premier temps nous allons travailler sur un composant appartenant à la famille MAX 7000S qui est de type EEPROM le EPM 7128 SLC84 – 15. La configuration matérielle pourra être modifiée à volonté par l’utilisateur directement sur le circuit (I.S.P. : In Situ Programmable) sans avoir à utiliser de programmateur.

  3. Travaux pratiques VHDL TP1 – Initiation au logiciel Maxplus2 : Réaliser une porte ET au format .gdf (entrée graphique) et effectuer l’ensemble des opérations de programmation (en incluant l a simulation de la porte afin de valider le bon fonctionnement). Réaliser une porte OU au format .vhd (entrée en texte vhdl)… Réaliser une porte inverseuse au format .wdf (entrée en chronogramme)... Proposer un projet graphique de OU exclusif (2 entrées) utilisant le .sym des trois portes déjà réalisées (ET.sym OU.sym et INV.sym).

  4. Travaux pratiques VHDL TP2 - Additionneurs : Préparation (position du problème, table de vérité, tableau de karnaugh, écriture des équations, écriture du code VHDL…) Réaliser un additionneur de deux mots de 1 bit A1 et B1 avec retenue d’entrée Cin, et retenue de sortie Cout. Table de vérité; Tableau de Karnaugh; Equations de S1 et de Cout; Schéma structurel à l’aide de portes. Compilation et simulation fonctionnelle. Intégration et validation sur le composant. Associer la structure précédente pour réaliser un additionneur 3 bits avec retenue. A3,A2,A1 et B3,B2,B1 Cout,S3,S2,S1 Ecrire une description VHDL réalisant un additionneur (8 bits) (On privilégiera l’utilisation de vecteurs) .

  5. Travaux pratiques VHDL TP 3 - Mini-Projet Projet : On veut réaliser une fonction permettant, à partir d’un oscillateur à quartz présent sur la carte, de visualiser l’écoulement des secondes sur un afficheur 7 segments. Diviseur de fréquence Quartz Compteur BCD Décodeur 7/segments 25,175 Mhz Génération du signal de 1 Hz : Dans une première étape on veut réaliser un signal de fréquence 1 Hz à partir de l’horloge de 25,175 Mhz. Pour cela il faut réaliser un diviseur de fréquence, la sortie de celui-ci sera une led présente sur la carte. Réalisez en VHDL le programme du diviseur. Assurez-vous que lors de la compilation du programme VHDL un fichier comportant l’extension (.sym) ait été créé (il s’agit d’un symbole graphique correspondant à la description du diviseur). Diviseur de fréquence Quartz 125,175 Mhz

  6. Travaux pratiques VHDL TP 3 - Mini-Projet Réalisation du compteur BCD : Dans un premier temps, il est demandé de réaliser un simple compteur BCD, possédant 1 entrée d’horloge H et 4 sorties.  (0,1,2,…,15,0,1,..) Sur l’entrée H un signal d’horloge et sur les sorties 4 LEDS. Proposer un schéma structurel du compteur 1 : donner la table de vérité, karnaugh, la réalisation à l’aide de bascules D:7474 et de portes logiques. Donner le programme VHDL du compteur 1. a- à partir des nouvelles équations. b- à partir du diagramme d’état. c- à partir de l’analyse comportementale. Compilation et simulation fonctionnelle. Intégration et validation sur le composant. Compteur 1 BCD H On veut réaliser maintenant un compt/décompt BCD avec un RESET asynchrone C=1 comptage C=0 décomptage Donner le programme VHDL du compteur 2 à partir de l’analyse comportementale. Compilation et simulation fonctionnelle. Intégration et validation sur le composant. C Compteur 2 BCD H RESET

  7. Travaux pratiques VHDL TP 3 - Mini-Projet Réalisation du compteur BCD :(Amélioration ) Cahier des charges : On veut réaliser un compteur/décompteur Modulo 10 (0,1,2,…,9,0,1,…) pour C=1 RESET asynchrone Pré-chargement synchrone (load) load data Donner le programme VHDL du compteur 3 à partir de l’analyse comportementale. Compilation et simulation fonctionnelle. Intégration et validation sur le composant. Assurez-vous que lors de la compilation du programme VHDL un fichier comportant l’extension (.sym) ait été créé (il s’agit d’un symbole graphique correspondant à la description du compteur). 4 C Compteur 3 BCD H RESET

  8. Travaux pratiques VHDL TP 3 - Mini-Projet Réalisation du décodeur BCD / 7segments : Réaliser un décodage de 0 à 9, pour toutes les autres combinaisons présentes à l’entrée nous afficherons un E signalant une erreur. 4 entrées : 4 interrupteurs présents sur la carte 7 sorties : afficheur 7 segments. Proposer un schéma structurel d’un décodeur BCD/7segments : donner la table de vérité, le tableau de karnaugh, les équations et le schéma structurel de ce décodeur. Décodeur 7/segments • Donner les différents programmes VHDL de ce décodeur en utilisant : • des instructions du mode concurrent : • Affectation inconditionnelle segA<= équation(A,B,C,D) • Affectation conditionnelle when else • Affectation sélective with select when • des instructions du mode séquentiel : • Assignation conditionnelle if then (elsif then ) (else ) end if; • Assignation sélective case is when when others end case; • Compilation et simulation fonctionnelle de chacun des programmes. • Intégration et validation sur le composant.

  9. Travaux pratiques VHDL TP 3 - Mini-Projet complet Visualiser l’écoulement des secondes sur un afficheur 7 segments. Réaliser un projet en graphique (xxx.gdf) regroupant les différents projets déjà étudiés sous forme de symbole (.sym). Possibilité d’écrire le programme complet en VHDL. Diviseur de fréquence Quartz Compteur BCD Décodeur 7/segments 25,175 Mhz

  10. Travaux pratiques VHDL TP4 – Générateur de parité : La sortie P nous donnera une information sur la parité du vecteur d’entrée E. Pour le TP on prendra P=1 si le nombre de 1 est impair. Donner une description VHDL d’ un générateur de parité sur 8 bits puis sur 16 bits. Compilation et simulation fonctionnelle de ce générateur. Intégration et validation sur le composant. Générateur de parité : utilisation d’une boucle FOR LOOP P 8 ou 16