3.
Download
1 / 39

3. Coherencia de los datos en multiprocesadores SMP - PowerPoint PPT Presentation


  • 82 Views
  • Uploaded on

3. Coherencia de los datos en multiprocesadores SMP . - Introducción - Protocolos de tipo snoopy - Protocolos de invalidación - Protocolos de actualización - Atomicidad. Reg. MC1 MC2 ... MP Disco. + capacidad. + velocidad. Introducción.

loader
I am the owner, or an agent authorized to act on behalf of the owner, of the copyrighted work described.
capcha
Download Presentation

PowerPoint Slideshow about ' 3. Coherencia de los datos en multiprocesadores SMP ' - neith


An Image/Link below is provided (as is) to download presentation

Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author.While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server.


- - - - - - - - - - - - - - - - - - - - - - - - - - E N D - - - - - - - - - - - - - - - - - - - - - - - - - -
Presentation Transcript

3.Coherencia de los datos en multiprocesadores SMP

- Introducción

- Protocolos de tipo snoopy

- Protocolos de invalidación

- Protocolos de actualización

- Atomicidad

Arquitecturas Paralelas 12-13


Introducci n

Reg. MC1MC2... MP Disco

+ capacidad

+ velocidad

Introducción

La memoria de un computador está organizada jerárquicamente:

Los accesos a memoria no son aleatorios:

t → @A t + ∆t →@A

t → @A t + 1 → @A+1

Arquitecturas Paralelas 12-13


Introducci n1

Reg. MC1MC2... MP Disco

Introducción

Cada nivel de memoria es un subconjunto del anterior.

palabra

bloque

Objetivo: dado que no caben todos los datos, traeremos a la cache aquellos datos que, con mayor probabilidad, se vayan a utilizar.

La unidad de transferencia es el bloque (line): N palabras de direcciones contiguas.

Arquitecturas Paralelas 12-13


Introducci n2

Reg. MC1MC2... MP Disco

Introducción

Se trabaja con copias de los datos. ¿Cómo se mantienen iguales (coherentes) esas copias? Política de escritura.

write-through:los cambios se hacen en todas las copias, genera mucho tráfico en el bus.

write-back: los cambios se hacen solo en niveles inferiores; las copias se actualizan en memoria principal cuando hay que reemplazar los datos.

Arquitecturas Paralelas 12-13


Introducci n3

Reg. MC1MC2...

Reg. MC1MC2...

Reg. MC1MC2...

MP Disco

Introducción

En multiprocesadoresSMP, se utilizan memoria compartida y variables compartidas para comunicar procesos. Por lo tanto, el número de copias de los bloques de datos puede ser mayor (P+1) y las copias no dependen de una única unidad de control.

Arquitecturas Paralelas 12-13


Introducci n4

X YZ T

bloque de datos

variables del procesador P1

variables del procesador P2

Introducción

Aparecen copias de un bloque de datos:

- porque se comparten variables (shared)

- porque están en el mismo bloque, aunque no se compartan los datos (falsa compartición)

¿Cómo se mantendrán todas esas copias coherentes cuando cambia una de ellas?

Arquitecturas Paralelas 12-13


Introducci n5
Introducción

El sistema de memoria tiene que ser coherente: todos los procesos tienen que utilizar la misma información y actualizada.

Se dice que un sistema es coherente si:

- al leer una variable, se obtiene el último valor escrito en esa variable (si ha transcurrido suficiente tiempo desde la escritura).

- todas las escrituras sobre una variable se “ven” en el mismo orden en todos los procesadores.

Arquitecturas Paralelas 12-13


Introducci n6
Introducción

Hay dos estrategias para mantener coherentes los sistemas de memoria compartida:

Sistemas SMP: pocos procesadores, memoria centralizada, bus

→ protocolos de tipo snoopy

Sistemas DSM: muchos procesadores, memoria distribuida, red

→ directorios de coherencia

Arquitecturas Paralelas 12-13


Protocolos snoopy
Protocolos snoopy

Para la comunicación entre los procesadores de un sistemaSMP y su memoria se utiliza un bus. El bus es una red centralizada, y, por lo tanto, todas las transferencias de datos son “públicas”.

¿Cómo se puede saber que una variable que está en nuestra cache se necesita o cambia en otro procesador?

>>Espiando el bus para saber qué hacen los demás y enviando señales de control especiales a todos los procesadores por medio del bus.

Arquitecturas Paralelas 12-13


Protocolos snoopy1

wr A,#3

A=4

A=4

A=4

cache

INV A

A=4

mem. principal

Protocolos snoopy

¿Qué hay que hacer con una copia de un bloque si cambia en otro procesador?

- Como la información ya no se puede utilizar las copias se invalidan.

 

A=3

protocolos de invalidación

Arquitecturas Paralelas 12-13


Protocolos snoopy2

A=3

A=3

A=3

wr A,#3

A=4

A=4

A=4

cache

BC A, 3

A=4

mem. principal

Protocolos snoopy

¿Qué hay que hacer con una copia de un bloque si cambia en otro procesador?

- La información de las copias se actualiza con el nuevo valor.

protocolos de actualización

Arquitecturas Paralelas 12-13


Protocolos snoopy3
Protocolos snoopy

Para gestionar las copias de los bloques de datos, se añade información de control en el directorio de la cache.

Se utilizan esos bits de control para definir los estados de los bloques. Se utilizan los 5 estados siguientes :

Iinválido

Eexclusivo: una sóla copia y coherente con MP

Mmodificado: una sóla copia y nocoherente con MP

Scompartido: varias copias, todas coherentes

Opropietario: varias copias (una O, las otras S) no coherentes con MP

Arquitecturas Paralelas 12-13


Protocolos snoopy4
Protocolos snoopy

Para definir esos 5 estados hacen falta 3 bits en el directorio de la cache:

validdirtyshared

0 - -I

1 0 0E

1 0 1S

1 1 0M

1 1 1O

Arquitecturas Paralelas 12-13


Protocolos snoopy5

P

snoopy

C

Protocolos snoopy

Para gestionar los estados de los bloques de datos y generar las señales de control el snoopy tiene que espiar dos fuentes de información:

1. las acciones del procesador local

2. las acciones correspondientes al resto de procesadores que aparecen en el bus

Arquitecturas Paralelas 12-13


Protocolos snoopy6
Protocolos snoopy

1. Acciones del procesador local:

PR @

El procesador lee una palabra. Si no está en cache habrá que pedir el bloque→ BR @

PW @,dat

El procesador escribe una palabra.

Hay que invalidar o actualizar el resto de las copias del sistema: INV @oBC @,dat.

Además, si es fallo, habrá que pedir el bloque (BR + INV/BC).

Arquitecturas Paralelas 12-13


Protocolos snoopy7
Protocolos snoopy

2.Acciones de otros procesadores:

BR @

Otro procesador ha pedido un bloque. Si está en la cache local, actualizar el estado…

INV @

Un procesador ha generado la señal para invalidar un bloque concreto. Si está en la cache, hay que invalidar el bloque.

BC @,dat

Un procesador ha generado la señal para actualizar una palabra. Si está en la cache…

Arquitecturas Paralelas 12-13


Protocolos snoopy8
Protocolos snoopy

3.Otras señales de control:

BWEscritura de un bloque en memoria principal (WB)

BW*Escritura de una palabra en memoria principal (WT)

En función de los estados, política de escritura, estrategia para gestión de copias, etc. Se obtienen distintos protocolos de tipo snoopy.

Arquitecturas Paralelas 12-13


Protocolos de invalidaci n 1

- PW

PR

M

BR (BW)

PW

(INV)

fallo

-BR

INV

(BW)

PR

S

acierto.

INV

PR

(BR)

PW

(BR,INV)

I

Protocolos de invalidación (1)

Protocolo MSI (Silicon Graphics)

S

M

BR

BR,INV

S

M

S

I

INV

M

M

S

I

BW

BW

Arquitecturas Paralelas 12-13


Protocolos de invalidaci n 11
Protocolos de invalidación (1)

Ojo: el protocolo de coherencia tiene que generar el menor tráfico posible.

M: MC1 → MP → MC2

MC1 → MP, MC2

En algunos casos hay más de una opción para traer un bloque.

S: MCi, MCj.... / MP → MCk

Arquitecturas Paralelas 12-13


Protocolo de invalidaci n 2

PR

- PW

M

BR (BW)

M

fallo

BR,INV

PW

(INV)

INV

(BW)

PW

PR

PR

E

S

S

I

-BR

BR

M

S

S

I

acierto

PW

(BR,INV)

INV

INV

INV

PRnsh

(BR)

PRsh

(BR)

M

M

S

I

BW

BW

I

Protocolo de invalidación (2)

Protocolo MESI (Illinois):estado E / línea de control sh

nsh: E

sh: S

BR

E

M

Arquitecturas Paralelas 12-13


Protocolo de invalidaci n 3

PW

(INV)

PR

- PW

PR

-BR

M

O

BR

S

M

fallo

BR

BR,INV

INV

(BW)

PW

(INV)

S

M

I

INV

INV

(BW)

S

PR

-BR

M

M

I

acierto

BW

INV

PW

(BR,INV)

PR

(BR)

M

I

INV

BW

I

Protocolo de invalidación (3)

Protocolo MOSI (Berkeley):estado O

S

O

O

O

Arquitecturas Paralelas 12-13


Protocolos de actualizaci n 1

PR

- PW

PWnsh

(BR)

M

BR(BW)

nsh:M

sh: S

nsh:E

sh: S

BR

BR,BC

fallo

BR

PW

PWnsh

(BC)

E

M

S

S

PR

-BR-BC

E

S

PR

S

S

S

acierto

PW sh

(BC)

BR

PRsh

(BR)

PRnsh

(BR)

M

M

S

S

BW

BW

PW sh

(BR,BC)

Protocolos de actualización (1)

Protocolo MSE(I) (Firefly):línea de controlsh

nsh:E

sh: S

BC

Arquitecturas Paralelas 12-13


Protocolos de actualizaci n 2

nsh:E

sh: S

nsh:M

sh: O

BR

BR,BC

fallo

BR

M

E

S

S

-

BC

nsh:M

sh: O

S

S

S

acierto

M

M

O

S

-

BC

nsh:M

sh: O

O

O

S

Protocolos de actualización (2)

Protocolo MOES(I) (Dragon):sh línea de control

Arquitecturas Paralelas 12-13


Resumen
Resumen

Resumen

Elsnoopy es hardware de control específico de las caches y se utiliza en sistemas SMP para mantener la coherencia de los datos. Espíalas operaciones del procesador local y las del resto de procesadores (gracias al bus).

Actualiza los estados de los bloques de datos en la cache, y genera señales de control especiales para avisar al resto de los snoopy-s.

Cuando cambia el contenido de una copia (una escritura), hay dos opciones: invalidar el resto de las copias, o actualizarlas.

Arquitecturas Paralelas 12-13


Resumen1
Resumen

Resumen

Se pueden definir varios protocolos de coherencia en función de los estados, políticas de escritura etc. que se utilizan.

Hay que intentar minimizar el tráfico que se genera de datos y de control.

Importante: cuando un bloque pasa de estado M/O a estado E/S hay que actualizar la memoria principal (y, por supuesto, cuando se produce un remplazo de un bloque modificado).

Arquitecturas Paralelas 12-13


Controlador de coherencia

P

snoopy

C

Controlador de coherencia

Controlador de coherencia

Para mantener la coherencia el hardware tiene que controlar tanto las acciones del procesador como del “bus”.

Las peticiones para trabajar con la cache pueden venir simultáneamente del procesador local y del “bus”.

El snoopy es un algoritmo distribuido y por definición, no atómico; por tanto, pueden aparecer varios problemas.

Veamos las características físicas de un determinado controlador de coherencia, para entender cómo se resuelven algunos problemas.

Arquitecturas Paralelas 12-13


Controlador de coherencia1

P

MC

contr

addr

data

Bus side controller

tags + state

proc.

Processor side controller

Cache data RAM

tags + state

snoopy

compar

to controller

tag

Write-back buffer

compar

to controller

Addr

Cmd

state

Cmd

Addr

Data buffer

system bus

Controlador de coherencia

Replicar el directorio de la cache, uno para el procesador y el otro para las operaciónes del “bus”.

Un bloque de datos puede estar también en el búfer de escritura: hay que replicar el hardware de búsqueda.

Arquitecturas Paralelas 12-13


Controlador de coherencia2

P

MC

contr

addr

data

Bus side controller

tags + state

proc.

Processor side controller

Cache data RAM

tags + state

snoopy

compar

to controller

tag

Write-back buffer

compar

to controller

Addr

Cmd

state

Cmd

Addr

Data buffer

system bus

Controlador de coherencia

¿Cuánto tiempohay que esperar a la respuesta de los snoopys?

- tiempo fijo (max.)

- tiempo variable (el necesario)

Más líneas de control en el bus:

sh, dirty, inh...

Arquitecturas Paralelas 12-13


Controlador de coherencia3
Controlador de coherencia

El problema principales la falta de atomicidad: se pueden mezclar acciones de distintos procesadores sobre el mismo bloque de datos.

P.e., dos procesadores, a la vez, solicitan el mismo bloque de datos. Si en ese momento no hay ninguna copia en el sistema (sh = 0), ambos cargarán el bloque en estado E!

O, dos procesadores escriben a la vez en su cache en un bloque que está en estado S, por lo que se anulan mutuamente sus copias!

Arquitecturas Paralelas 12-13


Controlador de coherencia4
Controlador de coherencia

Una simplificación: la utilización del bus es atómica. Para ello, dos señales de control:

BRQ (bus request): quiero utilizar el bus.

BGR (bus grant): el bus es para ti.

A pesar de todo, la atomicidad no está garantizada, y por lo tanto, pueden ocurrir carreras(races):

llegar, siguiendo un algoritmo, a un estado incorrecto, debido a que el algoritmo no se ha ejecutado de manera atómica.

Arquitecturas Paralelas 12-13


Carreras
Carreras

Solución:

Además de la atomicidad de las operaciones del bus (BRQ, BGR), añadir estados transitorios al protocolo de coherencia.

Los estados transitorios no se introducen en el directorio (a nivel de bloque) sino que son estados del controlador.

Arquitecturas Paralelas 12-13


Controlador de coherencia5
Controlador de coherencia

P

MC

contr

addr

data

Bus side controller

tags + state

proc.

Processor side controller

Cache data RAM

tags + state

snoopy

compar

to controller

tag

Write-back buffer

compar

to controller

Addr

Cmd

state

Cmd

Addr

Data buffer

system bus

Arquitecturas Paralelas 12-13


Carreras1

PW/PR

M

BGR (BR,INV)

BR (BW)

INV (BW)

BGR (INV)

IM

INV

SM

PW

PW(BRQ)

BR

E

S

BGR (BR) sh

PR/BR

PR

BGR (BR) nsh

INV

ISE

INV

PW(BRQ)

PR (BRQ)

I

Carreras

Protocolo MESI

 IM / SM / ISE

 BRQ / BGR

Arquitecturas Paralelas 12-13


Carreras2
Carreras

Otros problemas que suelen aparecer en algoritmos distribuidos:

Deadlock: el sistema se bloquea para siempre no puede ni continuar ni retroceder.

Livelock: el sistema no esta bloqueado pero repite lo mismo una y otra vez, y no puede continuar.

Starvation: ciertos snoopy-s no consiguen nunca llevar a cabo las operaciones correspondientes porque siempre se adelantan los demás.

Arquitecturas Paralelas 12-13


Jerarqu a de buses
Jerarquía de buses

En sistemasSMP, el bus se utiliza para la comunicación entre memoria y procesos.

Que el acceso a memoria sea centralizado supone muchos problemas porque el bus se satura fácil → el número de procesadores es limitado.

La solución general es dividir la memoria y así se obtienen sistemas DSM, donde se utilizan redes de comunicación.

En esos sistemas no se utilizan los snoopy-s.

Arquitecturas Paralelas 12-13


Jerarqu a de buses1

SMP

P

snoopy local

C

B1

K

K

MP

MP

B2

Hardware para coherencia global

Jerarquía de buses

Como adelanto, veamos un caso en el que la red de comunicaciones es una jerarquía de buses y se puede utilizar el snoopy.

Arquitecturas Paralelas 12-13


Jerarqu a de buses2
Jerarquía de buses

Los controladores de coherencia son un estilo de “directorios” que almacenan información sobre los bloques. Se dividen en dos partes:

KL: información de bloques locales que se han llevado a caches remotas(estados)

KR: información de bloques remotos traídos a caches locales(estados/datos)

Arquitecturas Paralelas 12-13


Jerarqu a de buses3

MC

MC

MC

MC

S

M

MP

B1

B1

MP

@

KR

KL

KR

KL

M

E

M

E

B2

Jerarquía de buses

rd, fallo

S

S

E

S

BR @

S

S

S

S

Arquitecturas Paralelas 12-13


Jerarqu a de buses4

MC

MC

MC

MC

MC

MC

I

S

M

I

S

S

I

S

INV @

INV @

MP

B1

MP

MP

KR

KR

KL

KL

KR

KL

M

S

S

I

S

M

INV @

INV @

Jerarquía de buses

wr

B2

Arquitecturas Paralelas 12-13


ad