Problematyka wykładu

1. Wprowadzenie Problematyka wykładu • Zjawisko hazardu • Układy arytmetyczne • Układy konwersji kodów • Multipleksery i demultipleksery

2. Kolejność postępowania przy syntezie kombinacyjnego układu logicznego: Wprowadzenie • określenie funkcji logicznej odpowiednio do postawionych wymagań np. za pomocą tablicy stanów (tablicy prawdy); • przeprowadzenie procesu minimalizacji funkcji logicznej np. przy użyciu tablic Karnaugha lub metodą algebraiczną; • sporządzenie schematu układu, odpowiadającego zminimalizowanej formie boolowskiej; • optymalizacja konfiguracji schematowej.

3. POZIOMY UKŁADU 1 F Synteza układu opisanego formą sumacyjną, reguły stosowania symboli funktorów równoważnych dla NAND: Wprowadzenie • bramkę wejściową, na której wyjściu otrzymuje się stany lub poziomy logiczne realizujące pożądaną funkcję, określa się jako reprezentującą pierwszy (nieparzysty) poziom układu. Graficznym symbolem tej bramki jest symbol DOR;

4. 2 1 F Synteza układu opisanego formą sumacyjną, reguły stosowania symboli funktorów równoważnych dla NAND: Wprowadzenie • bramki których wyjścia są przyłączone do wejść bramki wyjściowej, określa się jako reprezentujące drugi (parzysty) poziom układu. Graficznymi symbolami tych bramek są symbole NAND; POZIOMY UKŁADU

5. 4 3 1 Synteza układu opisanego formą sumacyjną, reguły stosowania symboli funktorów równoważnych dla NAND: Wprowadzenie • dalsze poprzedzające bramki reprezentują odpowiednio dalsze nieparzyste i parzyste poziomy, przy czym na poziomach nieparzystych stosuje się symbole DOR, a na poziomach parzystych symbole NAND; POZIOMY UKŁADU 2 F

6. 1 Synteza układu opisanego formą sumacyjną, reguły stosowania symboli funktorów równoważnych dla NAND: Wprowadzenie • w zasadzie każda linia połączeniowa między wyjściem jednej bramki a wejściem drugiej powinna mieć na obydwu końcach symbole wskaźnika negacji lub nie powinna ich mieć w ogóle; POZIOMY UKŁADU 4 3 2 F

7. Synteza układu opisanego formą sumacyjną, reguły stosowania symboli funktorów równoważnych dla NAND: Wprowadzenie • zmienne wprowadzane na wejścia ze wskaźnikami negacji są reprezentowane w formie boolowskiej przez swe dopełnienia; • zmienne wprowadzane na wejścia bez wskaźników negacji są reprezentowane w formie boolowskiej bez dopełnienia. POZIOMY UKŁADU 4 3 2 1 F

8. 4 3 2 1 F POZIOMY UKŁADU Wprowadzenie 4 3 2 1 F

9. F POZIOMY UKŁADU 1 2 F Przykład odstępstwa od reguły 4-tej Wprowadzenie

10. Do optymalizacji układów kombinacyjnych (reguła 4-ta) najczęściej są stosowane następujące kryteria: Wprowadzenie • minimalna złożoność układowa; • minimalne opóźnienie propagacji; • minimalny koszt; • maksymalna niezawodność.

11. Przyczyny powstania zjawiska hazardu: Hazard • gdy przynajmniej jeden sygnał wejściowy dochodzi do wyjścia drogami o różnych opóźnieniach; • gdy jednocześnie ulegają zmianie dwa lub więcej sygnałów wejściowychi przechodzą one do wyjścia drogami o różnych opóźnieniach; • gdy układ zapewnia dla wszystkich sygnałów wejściowych drogi o jednakowych opóźnieniach, lecz sygnały te zmieniają swe stany logiczne niejednocześnie.

12. F2 1 1 F1 0 1 1 0 1 F3 F 0 1 1 0 0 1 0 1 F1 F2 F3 F Hazard statyczny w 1  0 Zjawisko hazardu statycznego 0 1 0  1 1 0 1 0 0 1

13. 0 01 0 10 01 10 01 1 1 0 0 F2 0 01 10 01 10 0 0 1 1 10 0 01 0 1 F4 F F1 F3 1 10 01 0 1 10 10 1 10 01 0 Hazard dynamiczny 10 0 Zjawisko hazardu dynamicznego 1 01 0 F1 F2 F3 F4 F

14. F2 F4 F F F1 F3 F1 Zjawisko hazardu dynamicznego

15. 01 01 0 1 10 0 10 01 F 01 10 0 1 1 F1 Hazard statyczny w 1 10 0 1 Zjawisko hazardu dynamicznego 1 0 F1 F

16. 0 1 0 Detektor narastającego zbocza sygnału 01 10 10 01 F F1 01 10 F1 F

17. 10 1 0 01 F 0 01 F1 Detektor opadającego zbocza sygnału 01 0 1 10 10 1 F1 F

18. 10 0 10 1 0 01 0 1 0 F F1 01 01 10 0 1 10 0 1 Detektor opadającego zbocza sygnału 01 F1 F

19. A B Czynniki C S Suma Przeniesienie A B S C S C S B B 0 1 0 1 A A 0 0 0 1 0 0 0 1 1 0 1 1 Układ półsumatora Układy arytmetyczne Równanie Tabela prawdy Symbol Tablice Karnaugha

20. Układ półsumatora Układy arytmetyczne Tablice Karnaugha C S B B 0 1 0 1 A A 0 0 0 1 0 0 0 1 1 0 1 1

21. A B Przykłady implementacji układowej półsumatora Układy arytmetyczne Przykład

22. Ai Bi Ci-1 Czynniki Ci Si Suma Ai Bi Ai Bi Ci-1 Ci-1 Przeniesienie Ci Si Ai Bi S Ci Ci-1 Si Układ sumatora Układy arytmetyczne Symbol Równanie Tablice Karnaugha Tabela prawdy

23. Ai Bi Ai Bi Ci-1 Ci-1 Ci Si Układ sumatora Układy arytmetyczne Tablice Karnaugha

24. Ai Bi Ci-1 Przykłady implementacji układowej sumatora Układy arytmetyczne Przykład

25. PÓŁSUMATOR PÓŁSUMATOR Ai Si AB Bi Ci-1 Ci Realizacja układ sumatora z dwóch półsumatorów Układy arytmetyczne Przykład

26. Sumator wielobitowy szeregowy Układy arytmetyczne Składnik A ........ Suma A Ci-1 S B Ci n-bitowy rejestr przesuwający ........ Składnik B n-bitowy rejestr przesuwający ........ D Q C n-bitowy rejestr przesuwający Zegar

27. 0 0 0 0 1 0 1 0 1 1 0 1 0 0 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 1 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 0 0 Sumator wielobitowy szeregowy Układy arytmetyczne Składnik A 0 0 0 1 0 1 Suma A Ci-1 S B Ci 0 6-bitowy rejestr przesuwający 0 0 0 0 0 0 Składnik B 6-bitowy rejestr przesuwający 1 0 1 0 0 1 1 D Q C 6-bitowy rejestr przesuwający 0 0 0 0 1 0 0 Zegar 0 1 2 3 6 4 5

28. Bn An B3 A3 B2 A2 B1 A1 B A Ci Ci-1 S B A Ci Ci-1 S B A Ci Ci-1 S B A Ci Ci-1 S Cn Cn-1 C3 C2 C1 C0 S S S S Sn S3 S2 S1 Sumator wielobitowy równoległy z przeniesieniami szeregowymi Układy arytmetyczne

29. B4 A4 B3 A3 B2 A2 B1 A1 1 0 1 0 1 1 1 0 B A Ci Ci-1 S B A Ci Ci-1 S B A Ci Ci-1 S B A Ci Ci-1 S C5 C3 C2 C1 C0 S S S S 1 1 1 1 1 0 0 1 0 S4 S3 S2 S1 Sumator wielobitowy równoległy z przeniesieniami szeregowymi Układy arytmetyczne

30. B A C0 Blok przeniesień Cn Blok sumy S Sumator wielobitowy równoległy z przeniesieniami jednoczesnymi Układy arytmetyczne

31. Scalony układ arytmetyczny Układy arytmetyczne

32. Jednostka arytmetyczno-logiczna Układy arytmetyczne A0,...,A3 i B0,...,B3 - wejścia dla dwóch słów czterobitowych Cn - wejście przeniesienia M - wejście określające tryb pracy S0,...,S3 - wejścia wyboru funkcji F0,...,F3 - wyjście wyniku Cn+4 - wyjście przeniesienia G - wyjście przeniesienia generowanego P - wyjście przeniesienia propagowanego A = B - wyjście komparacyjne

33. Realizacja operacji porównania Układy arytmetyczne A=B jest w stanie wysokim gdy obydwie liczby są równe A=B jest w stanie niskim gdy obydwie liczby są różne W wyniku operacji porównania na wyjściach A=B i Cn+4 otrzymujemy:

34. A4 A3 A2 A1 0 0 1 1 1 1 0 0 B4 B3 B2 B1 0 0 1 1 0 0 1 1 A1 S1 A2 S2 A3 S3 A4 S4 B1 B2 B3 B4 C0 C4 0 1 0 1 1 0 1 0 0 0 1 1 0 0 1 1 1 1 0 1 1 1 0 1 Układ realizujący operację dodawania i odejmowania 0 1 Sterowanie Odejmowanie Dodawanie 0 0

35. 0 A4 A3 A2 A1 B4 B3 B2 B1 0 0 0 1 1 0 1 1 1 1 0 1 1 1 0 0 1 0 0 1 0 1 0 0 1 0 1 A1 S1 A2 S2 A3 S3 A4 S4 B1 B2 B3 B4 C0 C4 Układ realizujący operację dodawania liczb w kodzie BCD Cn-1 0 1 Cn A1 S1 A2 S2 A3 S3 A4 S4 B1 B2 B3 B4 C0 C4 1

36. - bit słowa informacyjnego (i=0…n). Generowanie bitu parzystości polega na wytworzeniu jednego bitu i dodaniu go do słowa kodowego, będącego nośnikiem informacji.Bit ten jest zwanybitem parzystości. Układ generacji bitu parzystości Jeśli dane słowo kodowe zawiera nieparzystą (parzystą) liczbę jedynek, to bit parzystości przyjmuje wartość 1 w przeciwnym przypadku wartość 0. Bit parzystości generowany jest zgodnie z równaniem: gdzie:

37. 0 0 0 A0 1 1 1 A1 1 0 0 A2 0 0 0 A3 0 0 1 1 0 1 1 1 1 1 Układ generacji bitu parzystości 1 1 0 1 0 0 – bez błędu; 1 – błąd. • Sygnał sterujący: • 0 – generacja bitu parzystości; • 1 – generacja bitu nieparzystości. dla bitu parzystości 0 – błąd; 1 – bez błędu. dla bitu nieparzystości

38. Układ generacji bitu parzystości Tabela stanów dla układu 74180

39. B0 B7 A B C D E F G H EI EVEN OI ODD A B C D E F G H EI EVEN OI ODD 74180 74180 Wyjścia kontrolne Wejścia sterujące Układ generacji bitu parzystości

40. Podział: Układy konwersji kodów • enkodery (zwane również koderami); • zwykłe • priorytetowe • dekodery; • pełne - jeżeli 2n = m • niepełne - jeżeli 2n < m • transkodery.

41. Tabela prawdy Układ enkodera zwykłego Równania dla enkodera 1 z 10 A = 1 + 3 + 5 + 7 + 9 A = (1 + 9) + (3 + 7) + (5 + 7) B = (2 + 6) + (3 + 7) B = 2 + 3 + 6 + 7 C = (4 + 6) + (5 + 7) C = 4 + 5 + 6 + 7 D = 8 + 9 D = 8 + 9

42. Realizacje układowe Układ enkodera zwykłego Przykład: enkoder1z10.msm

43. Równania dla enkodera Tabela prawdy Układ enkodera zwykłego

44. Realizacje układowe Układ enkodera zwykłego Przykład: enkoder_nie_1z10.msm

45. K o d w y j ś c i o w y K o d x z n . . . . . . . . Kod 1 z n Realizacja z konwersją pośrednią Układ enkodera priorytetowego

46. K o d w y j ś c i o w y K o d x z n . . . . . . . . Realizacja z konwersją bezpośrednią Układ enkodera priorytetowego

47. x z n E0 E1 Ei-1 En-2 En-1 0 1 i n - 2 n - 1 B0 B1 B2 Bi Bi+1 Bn-2 Bn-1 Bn Y0 Y1 Yi-1 Yn-2 Yn-1 1 z n Realizacja iteracyjna konwersji kodu x z n na kod 1 z n Układ enkodera priorytetowego Funkcje przełączające i-tego stopnia mają postać:

48. Symbol Schemat logiczny 1 1 Ei 0 1 Bi Bi+1 0 1 1 0 1 Tabela prawdy Yi Bi+1 Ei Yi Bi 0 0 0 1 1 0 1 1 0 0 1 1 0 1 0 1 Zasada działania i-tego stopnia enkodera priorytetowego 1 1 1 0

49. Realizacja z równoległą propagacją przeniesienia Układ enkodera priorytetowego

50. Tabela prawdy Układ dekodera pełnego Równania dla dekodera kodu 8421 na 1 z 4