INF3400 Del 3,4,5-8 Repetisjon

1. INF3400 Del 3,4,5-8 Repetisjon Statisk digital CMOS

2. CMOS inverter: CMOS inverter og DC karakteristikk

3. pMOS transistor: nMOS transistor:

4. Inverter transisjon: I områdene B, C og D er begge transistorene PÅ, slik at det går en strøm mellom spenningsforsyningene.

5. Transistorstørrelser

6. Støymargin Høyeste inngang tolkes som 0. Høyeste utgang defineres som 0. Laveste inngang tolkes som 1. Laveste utgang defineres som 1.

7. RC forsinkelsesmodeller

8. Seriekobling av transistorer: Parallellkobling av transistorer: Transisjon fra 0 til 1: Eksempel NAND3: Transisjon fra 1 til 0:

9. RC modell

10. Forsinkelsesmodell: Elmore forsinkelsesmodell NAND3 NANDN:

12. Eksempel NAND3 som skal drive h tilsvarende porter: Parasittisk tidsforsinkelse: Vi kaller diffusjonskapasitanser for parasittiske kapasitanser som bidrar til parasittisk tidsforsinkelse. Enkel RC modell: Elmore: Parasittisk tidsforsinkelse: Parasittisk tidsforsinkelse: Tidsforsinkelse (h=4): Tidsforsinkelse (h=4): Eksterne kapasitanser er definert som gatekapasitans for porter som skal drives. h=4:

13. Elektrisk effort Logisk effort Vi kaller forholdet mellom ekstern last (kapasitans) og inngangslast for elektrisk effort. Dette forholdet kalles fanout og skrives som Ch. Vi kaller forholdet mellom en ports inngangskapasitans og inngangskapasitansen til en inverter som leverer samme utgangsstrøm for logisk effort g.

14. Lineær forsinkelsesmodell Normalisert tidsforsinkelse: Parasittisk tidsforsinkelse Effort tidsforsinkelse Elektrisk effort h:

15. Logisk effort Vi kaller forholdet mellom en ports inngangskapasitans og inngangskapasitansen til en inverter som leverer samme utgangsstrøm for logisk effort g.

16. Vi definerer parasittisk tidsforsinkelse som tidsforsinkelse i en port uten ekstern last. Parasittisk tidsforsinkelse Antall innnganger N- inngangs NAND port: I realiteten øker parasittisk tidsforsinkelse kvadratisk med antall innganger. INF3400/4400 Del 5 Statisk digital CMOS

17. Tidsforsinkelse i kjede av logiske porter Logisk effort i kjede: Elektrisk effort i kjede: Forgreiningseffort: Forgreiningsefforti kjede:

18. Kjedeeffort: Minimum tidsforsinkelse: Transistorstørrelser: Kjedeforsinkelse vil ha en minimumsverdi når alle portene har lik effort forsinkelse f. Kjedeforsinkelse: Dvs.: Som gir:

19. Logisk effort i kjede: Eksempel: Kjedens effort: Elektrisk effort i kjede: Parasittisk tidsforsinkelse: Forgreinings effort i kjede: Optimal porteffort: Minimum kjedeforsinkelse:

20. Starter ved utgangen og finner transistorstørrelser: Beregner x:

21. Bubble pushing

22. Eksempel:

23. Parasittisk tidsforsinkelse: Eksempel: Kjedens effort: Optimal porteffort: Vi antar at: Vi beregner y: Vi beregner x: Logisk effort:

24. Løsning: Tidsforsinkelse:

25. Porter med skew

28. Introduksjon til effektforbruk Effektforbruk: Effektforbruk over en tidsperiode T: Statisk effektforbruk: • AV strøm. • Tunnellering. • Pn-overganger. • Lekkasje i transistorer som overstyres. Gjennomsnittelig effektforbruk over en tidsperioden: Dynamisk effektforbruk: • Opp- og utladning av kapasitanser. • Kortslutningsstrøm.

29. Statisk effektforbruk AV strøm: Statisk effektforbruk:

30. Dynamisk effektforbruk Gjennomsnittelig dynamisk effektforbruk: Inverter med last: Over tidsperioden T: Tar hensyn til aktivitet:

31. Pseudo nMOS NOR Logisk effort:

32. Parasittisk tidsforsinkelse:

33. Ganged CMOS

34. Kaskode spenning svitsj logikk NAND port