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Fenomeni transitori: alee

Fenomeni transitori: alee. I 1 I 0 A. U. I 1 I 0 A. t. U. t. t. t. I 1 I 0 A. 3t. U. Stima della durata del transitorio (metodo del caso peggiore ). I 1. t. t. t. 2 t. t. I 1. c. U. Tipi di transitorio: il ritardo. c. U ?. 0 1. 0. 0.

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Fenomeni transitori: alee

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Presentation Transcript

  1. Fenomeni transitori: alee

  2. I1 I0 A U I1 I0 A t U t t t I1 I0 A 3t U Stima della durata del transitorio (metodo del caso peggiore)

  3. I1 t t t 2 t t I1 c U Tipi di transitorio: il ritardo c U ? 0 1 0 0 Tipo “ritardo” - L’uscita mantiene il vecchio valore per tutto il transitorio

  4. 1 c 1 b a A t U? t t t 3 t A a c b U Tipi di transitorio: l’alea statica 1 1 Tipo “alea statica” - L’uscita, che dovrebbe rimanere costante, assume temporaneamente l’altro valore.

  5. 1 c R 1 b A B t t t t t 3 t A,B 10 01 R Tipi di transitorio: l’alea dinamica 1 Tipo “alea dinamica” - L’uscita varia più volte prima di assestarsi sul nuovo valore.

  6. y x = 1 b a a  b U y c 2 c z z = 1 3 Conseguenze del ritardo nelle reti logiche: le alee Un’Alea statica è la variazione temporanea e indesiderata, causata dai ritardi, dell’uscita di una rete logica. x y z U 1 0 1 1 1 1 1 1 L’ingresso si sposta tra due configurazioni che danno a regime uscita 1, ma i differenti ritardi con cui si presentano i segnali agli ingressi dell’OR causano un’alea di 1.

  7. xy xy 00 00 01 01 11 11 10 10 z z 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 1 1 1 1 Le reti in cui gli ingressi di un OR possono variare in modo non sincronizzato presentano strutturalmente un’alea di 1, mentre le reti in cui gli inrgessi di un AND possono variare in modo non sincronizzato presentano un’alea di 0. Se i due ingressi sono indipendenti l’unico modo di evitare l’alea è specificare che gli ingressi possano variare uno solo alla volta. Se i due ingressi sono ottenuti da un unico segnale internamente alla rete, ad esempio con un NOT, si può progettare una rete ridondante per eliminare l’alea: bisogna che ogni possibile transizione da una configurazione di ingresso ad un’altra adiacente sia coperta da un’unico RR. Il raggruppamento introdotto corrisponde ad un AND che rimane stabilmente ad 1 durante la transizione indicata, in modo che l’OR d’uscita non possa trovarsi temporaneamente con tutti gli ingressi nulli.

  8. x x = 1 b a U y U y z c z = 1

  9. xy xy 00 00 01 01 11 11 10 10 z z 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 1 1 1 1 Se si esegue la sintesi SP di una funzione, il criterio da adottare è dunque che uni adiacenti devono cadere sotto un unico raggruppamento rettangolare per evitare alee di 1. Mentre se si esegue la sintesi PS di una funzione zeri adiacenti devono cadere sotto un unico raggruppamento rettangolare per evitare alee di 0. Dall’esempio precedente: U=(x+y)•(z+y’) U=(x+y)•(z+y’)•(z+x) Il raggruppamento introdotto corrisponde ad un OR che rimane stabilmente a 0 durante la transizione indicata, in modo che l’ AND d’uscita non possa trovarsi temporaneamente con tutti gli ingressi ad 1.

  10. flip-flop e reti asincrone 1 - Flip Flop Set Reset 2 - Reti asincrone 3 - Latch CD 4 - Flip-flop D e JK

  11. Automa con due stati Metti in memoria 1 ! 1 0 Metti in memoria 0 ! La memorizzazione di un bit richiede due stati interni, due comandi ..

  12. … e un po’ di fatica !

  13. 1 Flip Flop SR

  14. S Y = S + y . R’ Flip Flop SR R y y(t +Dt) = Y(t) Dt Q • Il FF SR è una RSA con una variabile di stato e due ingressi S e R • Se ci si assicura che SR=0, allora: • se S = R = 0 allora Y=y (lo stato interno non cambia) • se S = 1 allora Y=1 (memorizzo il valore 1 in y) • se R = 1 allora Y=0 (memorizzo il valore 0 in y) • Dunque il FFSR è un bit di memoria che può essere posto a zero con R e • può essere posto a 1 con S • L’uscita Q riflette il valore del bit memorizzato

  15. F i u G s* s Dt memoria

  16. S R y 00 01 11 10 0 0 0 1 1 1 0 1 1 1 S R y 00 01 11 10 0 0 0 - 1 Y = f (S,R, y) 1 0 - 1 1 Valutazione della espressionedel segnale in retroazione Y = S + y . R’ N.B. - Se imponiamo che S e R nonsiano mai contemporaneamente attivi, allora la funzione Y è incompleta. N.B. - Le mappe sono anche un utile strumento di analisi !

  17. S,R y 00 01 11 10 0 0 0 - 1 1 1 0 - 1 Y S,R y 00 01 11 10 0 0 0 - 1 1 1 0 - 1 Y Descrizione con tabella di flusso Il comportamento è di tipo 1: l’uscita cambia solo se cambiano gli ingressi e per ogni nuovo ingresso si ha al più una variazione d’uscita. La macchina è asincrona: lo stato si aggiorna all’arrivo di un nuovo ingresso (quando è necessario) e poi si “stabilizza”.

  18. S R Q 0 0 Q 1 0 1 0 1 0 comando di set S Q R bit in memoria comando di reset set = 0, reset = 0 set = 0, reset = 1 set = 0, reset = 0 set = 1, reset = 0 set = 1, reset = 0 0 1 set = 0, reset = 1 Descrizione del FF SR con grafo degli stati Il comando di set serve per memorizzare 1, il comando di reset serve per memorizzare il valore 0 Lo stato ricorda quale è stato l’ultimo comando ricevuto (1: set, 0:reset)

  19. V3 Vu 2tp V1 + E + E V2 Vu V1 V2 V3 Flip Flop SR a NOR (1) Vu = V3 (V1 V2) V1 (t + 2tp) = Vu (t)

  20. S, R Q(t) 00 01 11 10 0 0 0 - 1 1 1 0 - 1 Q(t+Dt) Vu V2 V3 V1 00 01 11 10 S 0 0 0 0 1 1 0 0 1 1 R Q Latch SR a NOR (2) V2=V3=1 vietato ! Pongo S = V2 R = V3 Q = Vu Vu = V3 (V1 V2) Vu = (V3+ (V1+ V2)’)’ Vu = V3’. (V1 + V2)

  21. R=0 Q 2tp q=0 S: 0 1 Dt = 2tp Cosa occorre per scrivere un 1 (o uno 0)? Dopo Dt dal fronte di salita di S, q passa da 0 a 1, condizione che si mantiene anche se S torna a 0 S Q q La durata minima di un comando di set/reset è spesso indicata con la denominazione di tempo di set-up del latch

  22. y = Y Y H S R Circuito combinatorio L L H y y Dt Y -e y = Y Y = f(S,R,y) Y stabilità +e y Cosa occorre per mantenere un 1 (o uno 0)? Sull’anello di retroazione si deve poter mantenere la situazione di regime: y = Y

  23. y = Y Y H L L H y Y metastabilità -e y Y=f(S,R,y):caratteristica in “catena chiusa” Due tratti di “saturazione” (pendenza minore di 1) connessi da un tratto con “alto guadagno” (pendenza maggiore di 1): 3 intersezioni ! Per chiudere la retroazione occorre una amplificazione del segnaleed un comando “energico”. Se l’impulso di set/reset ha durata inferiore al tempo di set-up il latch può andare in metastabilità. Valore attuale?? E futuro ??

  24. 2 Reti asincrone

  25. ingresso i Con k retroazioni si hanno 2k riassunti di storia passata. stato presente s s(t+Dt) = S(t) uscita u = F(i,s) stato futuro S = G(i,s) tpmax Reti sequenziali asincrone (comportamento) • Il FF SR è il più semplice circuito combinatorio con retroazione. • Il ritardointrinseco del circuito agisce da “memoria temporanea” dello • stato presente durante il calcolo dello stato futuro.

  26. uscita ingresso t1 tm stato futuro stato presente Reti sequenziali asincrone (struttura) Circuito combinatorio Rete combinatoria tn tr Ipotesi di funzionamento in modo fondamentale - L’ingresso può cambiare solo quando lo stato del circuito è stabile.

  27. 10 - 00 - 01 10 - 11 - 01 Vincoli sulla codifica degli ingressi Codifica dell’alfabeto di ingresso - Simboli di ingresso consecutivi devono differire per il valore di un solo bit. Esempio di situazione pericolosa : 10 - 01

  28. S R Q X ? Il procedimento di analisi Il procedimento di analisi di una rete sequenziale asincrona è formato da 4 passi e consente di dedurne il comportamento dallo schema logico: 1: individuazione delle variabili di stato, 2: analisi della parte combinatoria, 3: individuazione della tabella delle transizioni, 4: studio delle condizioni di stabilità. Esempio: Si vuole individuare se è utile o meno rendere disponibili all’esterno entrambe le uscite dei NOR di un latch SR

  29. S q X R Q Analisi del latch SR a NOR (1 & 2) 1) Si taglia idealmente la retroazione identificando un nuovo segnale di ingresso q ed un nuovo segnale di uscita X. 2) Si scrivono le espressioni NOR della rete combinatoria a tre ingressi e due uscite così ottenuta. X = S  q Q = (S  q)  R

  30. S R q 00 01 11 10 0 0,1 0,1 0,0 1,0 1,0 0,0 0,0 1,0 1 Q , X Analisi del latch SR a NOR (3) 3) Si trasformano le espressioni NOR in espressioni AND, OR, NOT e se ne riportano le valutazioni su una mappa. X = S  q = (S + q)’ = S’. q’ Q = (S  q)  R = ((S + q)’ + R)’ = (S + q) . R’

  31. S R q 00 01 11 10 0 0,1 0,1 0,0 1,0 1,0 0,0 0,0 1,0 1 Q , X Analisi del latch SR a NOR (3) 4) Si eliminano le valutazioni fuori dal dominio delle due funzioni (la condizione di ingresso S = R = 1 è per ipotesi impossibile) e si evidenziano sulla mappa le quattro situazioni di stabilità. Conclusioni: In ogni situazione di stabilità si ha X = Q’. Chi deve impiegare il latch può così disporre della forma vera e complementata del bit in memoria.

  32. S R S’R’ Q X 01 1 0 10 0 1 11 Q Q’ q 00 01 11 10 0 0,1 0,1 1,1 1,1 1,0 0,1 1,1 1,0 1 analisi Q, XQ’ S’ Q q X R’ Latch SR a NAND Q = S’  (q  R’) X = R’  q Q = (S’ . (q . R’)’)’ X = R + q’ Q = S + q.R’

  33. x z Il procedimento di sintesi Il procedimento di sintesi di una rete sequenziale asincrona è formato da 4 passi e consente di dedurne lo schema logico dal comportamento: 1: individuazione del grafo degli stati, 2: definizione della tabella di flusso, 3: codifica degli stati e definizione della tabella delle transizioni, 4: sintesi della parte combinatoria e retroazioni. Esempio di relazione ingresso/uscita (lampada da tavolo): “z cambia di valore ad ogni fronte di salita di x”

  34. x, z 0,1 1,0 0,0 1,1 0,0 1,- 1,- a b d g 0,1 1 - grafo degli stati Stabilità - Ogni stato è stabile per l’ingresso che lo genera. Indifferenza sull’uscita - La modifica di uscita può avvenire già durante la transizione oppure, indifferentemente, essere rinviata al raggiungimento della stabilità.

  35. x stato 0 1 aa,1 b,- bg,0 b,0 gg,0 d,- da,1 d,1 2 - tabella di flusso In ogni colonna si raggiunge sempre una condizione di stabilità. Transizioni multiple - Di norma si passa direttamente da una stabilità all’altra; è ammesso che ciò avvenga anche tramite una breve sequenza di condizioni di instabilità.

  36. y2 0 1 x y1,y2 0 1 a 00 00,1 01,- b 0111,0 01,0 g 11 11,0 10,- d 1000,1 10,1 y1 0 a d g 1 Y1, Y2, z 3 - codifica e tabella delle transizioni b Codifica degli stati - A stati consecutivi (stato presente e futuro) si devono assegnare configurazioni adiacenti.

  37. y1y2 y1y2 y1y2 x x x 00 00 00 01 01 01 11 11 11 10 10 10 0 0 0 0 1 0 1 1 0 1 0 1 0 1 0 - 1 0 0 0 1 - 0 1 1 0 1 1 1 1 + y2.y1 + y2.y1’ 4 - reti combinatorie Ipotesi: si desiderano reti minime di tipo SP Y1 = x’.y2 + x.y1 Y2 = x’.y2 + x.y1’ z = y2’ Coperture ridondanti - Per eliminare a priori il pericolo di alea statica (qui causato dal probabile sfasamento tra x e x’) “ogni coppia di 1 adiacenti deve essere racchiusa in almeno un RR”.

  38. x x.y1 Y1 y2.y1 Fan-out >1 x’.y2 Y2 z x.y1’ y2.y1’ 4 - schema e retroazioni

  39. 11,- 00,0 01,0 11,1 a b Esercizio 6.1 Eseguire la sintesi di una rete sequenziale asincrona che fornisca 1 in uscita quando entrambi i suoi due ingressi valgono 1 e solo se le due precedenti configurazioni (andando a ritroso) sono state 01 e 00. I segnali di ingresso possono cambiare di valore uno solo alla volta. Suggerimento: Il grafo parziale di figura è in grado di individuare la sequenza 00-01-11: bisogna completarlo considerando tutti gli altri casi possibili.

  40. 3 Latch CD

  41. Latch CD C D 0 1 0 0 0 1 0 1 S = C.D C D 0 1 0 0 1 1 0 0 R = C.D’ C D S R 1 1 1 0 1 0 0 1 0 - 0 0 C D S Q R Q’ Una memoria binaria più utile Latch CD - Memoria binaria in cui il valore 1 di un segnale C individua “quando scrivere”, il valore contemporaneo di un segnale D “cosa scrivere”. Trascodifica da CD a SR

  42. Segnale del Data Path con valori significativi solo in certi intervalli C Q D Q’ Es: segnale con “glitch” segnale di campionamento “attivo alto” segnale “ricostruito” dal latch dal Controller al Data Path dal Data Path il latch CD Campionamento e Memorizzazione

  43. C’ C D S’ S Q Q D R’ R Il latch CD a NAND ed a NOR Quando C = 1 (campionamento) il valore presente su D si deve propagare all’interno della rete prima di diventare anche il valore del segnale Q. Il comando che ha generato un nuovo valore di Q deve mantenersi fino al raggiungimento della stabilità sull’anello di retroazione.

  44. durata minima Comando di campionam. Bit in ingresso set-up hold Bit in memoria tempo max di risposta I tempi di set-up, di hold e di risposta Larghezza dell’impulso di campionamento - Il campionamento di un “livello” di D deve durare un tempo noninferiore al tempo di set-up del latch SR.

  45. Comando di campionam. Bit in ingresso set-up Bit in memoria tempo di risposta CD q 00 01 11 10 0 0 0 1 0 1 1 1 1 0 Q L’uscita “trasparente” N.B. - Se la situazione C=1 dura più del set-up e se durante questo intervallo D modifica il suo valore, allora le stesse modifiche si possono riscontrare anche su Q.

  46. C D Ritardo Multiplexer Una quarta soluzione CD q 00 01 11 10 0 0 0 1 0 1 1 1 1 0 Q Q = C.D + C’.q N.B. - Il ritardo inerziale dei due NOT elimina l’eventuale “glitch” generato dall’alea statica del MUX .

  47. Esercizio 6.2 Applicare il procedimento di analisi allo schema logico del circuito ‘75 per dimostrare, con la tabella delle transizioni, che il comportamento è quello del latch CD.

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