第 3 章半导体存储器

第3章半导体存储器 本章概述存储器的层次结构、半导体存储器的分类，以及高速缓冲存储器Cache和虚拟存储器；讲解静态随机存取存储器SRAM结构及常用SRAM存储器芯片；叙述动态随机存取存储器DRAM及常用DRAM存储器芯片；讨论只读存储器组成、原理与分类，介绍常用EPROM存储芯片和快闪存储器FLASH；简述新型的非挥发随机存取存储器；最后对PC机存储器的组织与管理作了概括。

第三章半导体存储器 • 3.1 存储器概述 • 3.2 静态随机存取存储器SRAM • 3.3 动态随机存取存储器DRAM • 3.4 只读存储器 • 3.5 非挥发随机存取存储器 • 3.6 存储器组织与管理 • 3.1 存储器概述 3.1.1 存储系统的分层结构3.1.2 半导体存储器分类3.1.3 高速缓冲存储器Cache3.1.4 虚拟存储器

3.1.1 存储系统的分层结构 • 主存-辅存层次：具有主存的较快存取速度又具有辅存的大容量和低价格解决存储器的容量问题。高速缓存-主存层次：速度接近于Cache，而容量则是主存的容量解决存储器的存取速度问题 • 微型计算机中存储子系统的分层结构如图所示

3.1.2 半导体存储器分类 • 存储器分类：按存储介质分—— 磁表面存储器（硬磁盘、软磁盘、磁带等）、光盘存储器和半导体存储器。 • 半导体存储器分类：按制造工艺分——MOS型和双极型两大类。半导体存储器一般都是MOS型存储器。 • MOS型半导体存储器分类：从应用角度分—— 只读存储器ROM和随机存取存储器RAM • ROM和RAM进一步细分如下表所示表中类型还可进一步细分：如兼有SRAM和DRAM共同优点的组合型半导体存储器iRAM，DRAM中专为图形操作设计的WRAM和SGRAM，ROM中又有串行和并行之分，等等。

3.1.2 半导体存储器分类（续） • ROM存储器的发展过程就是不断方便用户使用的过程：掩模ROM→PROM→EPROM→E2PROM→FLASH。 • 静态随机访问存储器SRAM主要发展方向：提高访问速度与功能多样化。●提高速度——早期约300ns→现在只有几个甚至不到一个ns；●功能多样化——支持突发操作的同步SRAM即SB SRAM作为二级高速缓存L2 Cache使用，实现了与快速处理器的匹配。支持缓冲操作的先进先出存储器FIFO支持数据共享的多端口SRAM(即Multi-SRAM)掉电时信息不丢失的非挥发随机存取存储器NV SRAM高集成度类静态随机存取存储器PSRAM(Pseudo SRAM) • 动态随机存取存储器DRAM发展方向：增大存储容量、提高访问速度。●存储容量——早期几十Kb(bit：二进位)→现在512Mb至几Gb●访问速度——从几百ns→SDRAM的10ns→DDR、RDRAM最快1ns左右 • ECC RAM对每个一定长度的二进制数都产生并存储一组附加的数据位，称为校验和，即ECC码。

3.1.3 高速缓冲存储器Cache • 1. Cache工作原理 • 现在微机中均设置有一级高速缓存(L1 Cache)和二级高速缓存(L2Cache)Cache内容只是主存中部分存储数据块的副本，它们以块为单位一一对应 • Cache使CPU访问内存的速度大大加快。 • 二级缓存存储系统的基本结构如图所示。

3.1.3 高速缓冲存储器Cache （续） • 1. Cache工作原理（续） • 判断：访问存储器时，CPU输出访问主存的地址，经地址总线送到Cache的主存地址寄存器MA，主存-Cache地址转换机构从MA获得地址并判断该单元的内容是否已经在 Cache中存储？ • 命中：如在则称为“命中”，立即把访问地址转换成其在Cache中的地址，随即访问Cache存储器。 • 未命中：如果被访问的单元内容不在Cache中，称为“未命中”，CPU直接访问主存，并将包含该单元的一个存储块的内容及该块的地址信息装入Cache中；否则置换——若Cache已满，则在替换控制部件控制下，按某种置换算法，将从主存中读取的信息块替换Cache中原来的某块信息。 • 2. Cache基本操作 • 高速缓存操作的具体实现途径：CPU←→Cache←→主存。◆CPU←→Cache之间按行传输，一般一行为连续的256bit，即32个字节；◆ Cache←→主存之间按页（又称块）传输，页的大小与Cache←→主存之间地址映射方式相关，通常为256个字节的整数倍。

3.1.3 高速缓冲存储器Cache（续） • 2. Cache基本操作（续） • （1）读操作 • ◆命中Cache：则从Cache中读出数据送上数据总线，并立即进行下一次访问操作； ◆未命中Cache：CPU就从主存中读出数据，同时Cache替换部件把被读单元所在的存储块从主存拷贝到Cache中。 • （2）写操作——三种Cache写入方法 ①通写（Write-Through）每次写入Cache的同时也写入主存，使主存与Cache对应单元的内容始终保持一致。不会造成数据丢失，影响工作速度。 ②改进通写（Improve Write-Through）若Cache写入后紧接着进行的是读操作，那么在主存写入完成前即让CPU开始下一个操作，这样就不致于造成时间上的浪费。

3.1.3 高速缓冲存储器Cache （续） • 2. Cache基本操作（续） • ③回写（Write-Back）只是在相应内容被替换出Cache时才考虑向主存回写：Cache行数据只要在它存在期间发生过对它的写操作，那么在该行被覆盖（替换出Cache）前必须将其内容写回到对应主存位置中；如果该行内容没有被改写，则其内容可以直接淘汰，不需回写。这种方法的速度比通写法快，被普遍采用。 • 3. 地址映射 • （1）直接映射直接映射：将主存中的块号(块地址)对Cache中的块数(块的总数)取模，得到其在Cache中的块号。相当于将主存的空间按Cache的大小分区，每个区内相同的块号映射到Cache中的同一块号。优点：直接映射最简单，块调入Cache时不涉及替换策略问题，地址变换速度快。缺点：块冲突概率高，当程序反复访问冲突块中的数据时，Cache命中率急剧下降，Cache中有空闲块也无法利用。

3. 地址映射 • 直接映射的对应关系如图所示 • （2）全相联映射全相联映射：主存中的每个块可映射到Cache中任意一个块的位置上优点——具有相当高的Cache命中率缺点——查找速度慢，数据块调入时存在复杂的替换策略问题全相联映射的对应关系如图所示

3. 地址映射（续） • （3）组相联映射组相联映射：将Cache和主存各自分为若干组，各组之间采用直接映射，组内各块之间采用全相联映射特点：主存的某一存储块可调入Cache中一个对应组内的任意块中是全相联映射和直接映射的一种折中——组数为1时就成了直接映射分组数和块数相等时就成了全相联映射组相联映射的对应关系如图所示

4. 替换规则 • 替换规则应尽量使被替换下的块在下一时间段内最少用到。 • （1）先进先出规则FIFO FIFO规则总是把最先调进Cache的数据块替换出去。 • （2）近期最少使用规则LRU LRU(Least Recently Used)规则是将Cache中近期使用最少的信息块替换出去。LRU规则需要随时记录Cache中各个块的使用情况，以确定哪个块是近期使用最少的块。LRU的命中率比FIFO高；加大分组容量，能提高LRU规则的命中率。

3.1.4 虚拟存储器 • 虚拟存储器：建立在“主存—辅存”层次上，将主存和辅存地址空间统一编址，使程序员可以按比主存大得多的空间来自由地编制程序，运行程序又能获得接近于主存的存取速度。虚拟存储器的管理：由硬件实现的存储管理部件MMU和操作系统软件共同完成。 • 1. 虚拟存储原理 • ◆逻辑地址：编程时使用的指令地址，又叫虚地址。 ◆逻辑空间：CPU按虚地址访问的存储空间。即虚地址所对应的空间，可达整个被用到的辅存，称为“虚存空间” 。 ◆虚拟存储器是程序所能占有的空间，其大小取决于计算机访问存储器的能力，由指令的地址位数和地址形成机构等决定。 ◆物理地址：实际主存单元的地址，又叫“实地址”。实地址对应的是“主存空间”，又叫“物理空间”。虚地址的寻址范围比实地址的大得多。 ◆虚-实地址变换：通常先由存储管理部件MMU判断该地址的内容是否已调入主存中，若在主存中则通过地址变换机制把虚地址变换为实地址，然后访问主存；若尚未调入主存，则产生缺页中断，以页为单位调入主存或实现主存—辅存内容调换。

主存—辅存与Cache—主存的基本差异 • ◆Cache—主存体系目的是满足程序对速度的要求，容量小，读写速度快；主存—辅存体系是为了满足存储容量的要求，容量大，读写相对较慢。 • ◆在Cache—主存体系中，CPU可直接访问Cache和主存，在主存—辅存体系中，CPU不能直接访问辅存。 ◆在Cache—主存体系中，为争取速度，地址变换、替换策略和信息存取全部采用硬件来实现，因此对各级程序员和用户全都是透明的（就像Cache不存在一样）；在主存—辅存体系中，由MMU等辅助硬件和操作系统的存储管理软件等共同进行信息块的规划和主存—辅存的调度，所以对设计相应管理软件的系统程序员来说是不透明的(必须考虑主存—辅存的有关情况)，对广大用户来说，则是透明的(不必考虑机器如何进行调度)。

2. 页式虚拟存储器 • 分页：虚存空间和主存空间划分若干页，每页大小相等，通常是512B的整数倍。虚存的页称虚页，主存的页称实页。分页面向存储器物理结构，大小固定，有利主存与辅存之间的调度管理。 • 虚地址：高位部分是虚页号，低位部分是页内地址。 • 页表：在主存中为每个用户作业建立一个页表，提供虚实地址变换依据页表按虚页号分行，每行记录：虚页号、块号、实页号和一些控制位： • ●虚页号：编程时由虚地址给出 • ●块号(盘号)：表示该页在磁盘中的位置，是该页在磁盘中的起始地址 • ●实页号：当该虚页已在主存中时，该项登记对应的主页号 • ●控制位：包括▲ 装入位(有效位)：为1表示该虚页已调入主存 ▲ 修改位：为1表示对应的主存实页已被修改过 ▲ 替换控制位：为1表示对应的主存实页需要替换 ▲ 读写保护位：指明该页的读写允许权限—— 只读不写或可读可写 • 页表基址寄存器：存放当前运行程序的页表的起始地址

◆根据虚地址访存，首先将虚页号与页表起始地址合成页表地址，找到页表 的对应行，根据该行装入位判断该虚页是否在主存中； ◆若已在主存中，则从该行中读出对应的实页号，与虚地址中的页内地址合并，得到主存的实地址，据此访问主存的相应单元。 ◆若该虚页尚未调入主存，则申请缺页中断，以中断方式将所需页的内容调入主存； ◆若主存空间已满，则按事先设计好的算法（如FIFO或LRU等），选择可以淘汰的主存实页并将其调出（若修改位为1则必须把该页重新写入辅存），再将所需的虚页调入主存。

2. 页式虚拟存储器（续） • 快慢表结构 • 快表：存放在快速小容量存储器中最常用的页表信息，作为主存中页表局部内容的副本。快表存储器可按虚页号名字并行查询，能迅速找到对应的实页号。 • 慢表：主存中的页表。采用快慢表结构，访问页表的过程与Cache工作原理相似。 • 若计算机采用多道程序方式工作，则慢表有多个，但全机快表只有一个。 3. 段式虚拟存储器 • 分段：面向程序的逻辑结构分段，以段为单位进行调度、传送、定位，各段之间相对独立，互不干扰，非常适应模块化程序。 • 段长：长度按程序逻辑段设置，有的甚至可在执行时动态地确定其大小。 • 段表：在主存内为每个作业设置一个段表每行记录：段号、段起点、段长及装入位、修改位等控制信息。 • 段表基址寄存器：存放当前运行程序的段表的起始地址。 • 访问段式虚拟存储器时虚实地址转换过程如下图所示。

◆CPU根据虚地址访问存储器，先将虚地址中的段号与段表起始地址合成段 表地址去访问段表的对应行，判读装入位看该段是否已调入主存； ◆若已在主存中，取出段起点（该段在主存中的起始地址），与虚地址中的段内地址（即在段内的偏移量）相加，得到实地址，据此访问主存。 ◆若该段尚未调入主存，则产生缺段中断，将所需的段调入主存，与缺页调入主存情况类似。

4. 段页式虚拟存储器 • 分段分页：将虚存空间按程序的逻辑模块分成段，每段再分为若干大小相等的页；主存空间也划分为若干同样大小的页，并相应地建立段表和页表；分两级查表（段表和页表）实现虚实转换，以页为单位调进或调出主存，按段共享、保护程序和数据。 • 虚地址：单道程序工作方式——三部分：段号、段内页号、页内地址；多道程序工作方式——四部分：基号、段号、段内页号、页内地址。 • 段号又称为用户标志号，标识各个用户程序。每个用户程序有自己的段表，段表的起始地址存放在段表基址寄存器中，多道程序的多个段表起始地址存放在一组段表基址寄存器中。 • 段页式虚拟存储器虚实地址转换须经两级查表，过程如下图所示。

◆根据基号选取相应的段表基址寄存器，读出自己的段表起始地址，与虚地 址中的段号相加得到访问段表对应行的地址；◆从段表中取出该段的页表起始地址，与段内页号相加得到访问页表对应行地址；◆从页表中取出实页号，与页内地址拼装形成访问主存单元的实地址。 Pentium处理器采用段页式地址转换机制，其段表和页表的设置有很大的灵活性，详见后述。

3.2 静态随机存取存储器SRAM • 3.2.1 SRAM结构 • 1. 基本存储电路 • 6个MOS管组成：T1~T4组成一个双稳态触发器。Q=0（或=1）这一稳定状态表示二进制“0”，另一稳定状态Q=1（或=0）表示二进制“1”。T5、T6：行选通门(每个存储单元一对选通门)，受地址译码信号控制的；T7、T8：列选通门(每列存储单元一对选通门)，受列选信号控制。存储的数据通过数据线T5/T6、D/-D和T7/T8传输到外部引线I/O和-I/O， D和-D称为位线，I/O和-I/O称为数据线。

1. 基本存储电路（续） • 读出数据：相应的行选择信号和列选择信号均为有效高电平，T5、T6、 T7、T8均导通，触发器的状态Q（-Q）通过T5（T6）传递给数据线D（-D），D（-D）通过T7（T8）送到I/O（-I/O）线上。读出信息时，触发器状态不受影响，为非破坏性读出。 • 写入数据：地址译码器使相应的行选、列选信号有效，选中某个基本存储电路，T5、T6、T7、T8导通，被写入的信息从I/O和线通过，经T7、T8输入至D线和-D线，然后通过T5、T6被写入到Q端和-Q端。写入时可能使触发器状态发生翻转，由于是正反馈的交叉耦合过程，翻转极快，所需的写入时间极短。 • 行选或列选信号无效（低电平）， T5、T6或T7、T8截止，基本存储电路与外部数据线I/O（-I/O）隔断，维持原来状态不变。

2. SRAM组成结构 • SRAM结构：存储体和外围电路（行/列地址译码器、I/O缓冲器和读写控制电路等）组成，如图所示。存储体：由64×64=4096个六管静态存储电路组成的存储矩阵。双译码方式：▲X地址译码器输出端提供X0~X63共64条行选线，每一行选线接在同一行中的64个存储电路的行选端，为该行64 个行选端提供行选信号； ▲Y地址译码器输出端提供Y0~Y63共64条列选线，同一列的64个存储电路共用一条位线，由列选线控制该位线与I/O数据线的连通。

2. SRAM组成结构（续） • 片选控制：每块存储芯片都有一个片选控制端，片选信号由地址线的高位译码产生，用来选择存储单元所在的芯片；而低位地址线经片内译码选中该芯片内的某个存储单元。 • 三态缓冲器：用于输入输出缓冲。 • 浮动电源控制电路：对未选中的存储单元降低电源电压，仅使其能够维持所存储的信息。 • 3. SRAM的读/写过程 • (1) 读出过程 ●选中：12位地址A0~A11加到RAM芯片的地址输入端，经X与Y地址译码器译码，分别产生一根行选信号与一根列选信号，选中行列交叉点上的存储单元。 ●缓冲：该单元中存储的代码经过一定时间出现在I/O和-I/O线上，经I/O电路放大、整形后送至三态输入输出缓冲器。 ●读出：三态输入输出缓冲器在CPU发出的片选信号（-CS）和读信号（R/-W）的控制下将三态门打开，于是存储单元的信息就被送到数据总线DB上，完成读出操作。

3. SRAM的读/写过程（续） ●选中：12位地址A0~A11加到RAM芯片的地址输入端，双译码后选中某个存储单元；●缓冲：CPU将要写入的数据放在数据总线DB上，三态输入输出缓冲器在片选信号（-CS）和写入信号（R/-W）作用下被打开，将DB上的数据（0或1）送入缓冲器；●写入：缓冲器数据经I/O电路传送到I/O和-I/O线上，再送到存储单元的位线上，从而写入到所选中的存储单元内。 • 4. SRAM芯片例举 • （1）Intel 2114 Intel 2114是NMOS的SRAM芯片，容量为1K×4位。有4096（1024×4）个基本存储电路，排成64×64的矩阵。其芯片引脚如图所示。

4. SRAM芯片例举（续） （1）Intel 2114（续） ●译码：1K容量需要10根（210=1K）地址线，其中A3~A8用于行译码，产生64个行选信号；A0A1A2A9四根地址线用于列译码，产生16个列选信号，每一列选信号同时控制4对位线64/4=16)，对应4位数据线。 ●数据缓冲：芯片内部有4条I/O电路以及4个三态输入/输出缓冲器，通过4根双向数据线I/O1~I/O4引出，与外部数据总线的4位相连。 ●数据读写：片选信号必须有效—— 若写允许信号-WE=0（有效）则打开四个三态输入门，将数据写入芯片；若-WE=1（无效），则打开四个三态输出门，将数据从芯片中读出。

（2）HM62W16255H HM62W16255H是256K×16位的高速SRAM

（2）HM62W16255H 片内寻址：256K(218)存储单元需18条地址线寻址； ●行地址线：A1、A2、A7～A9、A13、A16和A17共8根，行地址译码器输出有256条，一条有效同时选中存储矩阵中的连续8行； ●列地址线：A0、A3～A6、A10～A12、A14、A15共10根，列地址输出有 1024条，一条有效同时选中存储矩阵中的相邻两列。数据读写：●一个有效地址可选中存储矩阵的8（行）×2（列）＝16个存储单元，每个单元表示一位二进制数，通过三态门分别与数据线I/O1～I/O16相连。 ●16位数据线可以按字或字节输入/输出，由-LB（低字节）和-UB（高字节）信号控制实现。其它控制信号：片选信号、读/写控制信号、输出允许信号。芯片的功能由上述控制信号定义，如下表所示。

3.2.2 同步突发静态随机存取存储器SB SRAM SB RAM主要用作高性能处理器的二级高速缓存 • 1. SB SRAM内部结构与引脚信号 • KM718V889是SamSung公司的256K×18位SB RAM，片内集成有多个地址寄存器、控制寄存器和一个2位的突发地址计数器，如下图所示。

1. SB SRAM内部结构与引脚信号（续） • KM718V889采用100引脚的TQFP封装，四边的引脚数分别为30、20、30、20，其引脚功能如下表所示。

1. SB SRAM内部结构与引脚信号（续） • ●全宽度写入：-GW有效可实现总线全宽度的写入操作， ●字节写入：-GW和-CS1都无效时-WEX和-BW联合作用可执行字节写入， ●禁止地址流水线方式：通过-ADSP（地址状态处理器）可禁止对地址流水线方式的支持。 ●启动突发周期：通过-ADSP或-ADSC（地址状态高速缓存控制器）的输入信号来启动突发周期，连续的突发地址在芯片内部产生，并可通过引脚ADV（突发地址允许）来控制。 ●突发模式：-LBO引脚决定突发模式是线性突发还是交替突发， ●电源控制：ZZ引脚控制电源关闭状态，以减少在线功耗。 • 2. SB SRAM特点与功能 ●具有4次突发的二级流水线结构，支持统一时钟下的同步操作，可控制异步输出； ● 具有片内地址计数器、片内地址缓冲器，可自定时写周期； ● 既支持按字节写入，也支持全总线宽度写入； ● 支持交替突发和线性突发。

2. SB SRAM特点与功能（续） • SB RAM主要用于支持突发访问的微处理器系统，用作高性能微处理器的L2 Cache。 • 芯片除-OE、-LBO和ZZ引脚外，所有输入均在时钟信号上升沿采样。 • 片选信号有三个，控制是否访问芯片，它们和-ADSP、-ADSC及ADV共同控制突发访问的操作（启动和持续）； -WEX控制读和写，见下表

2. SB SRAM特点与功能（续） • 突发访问过程：突发操作的起始地址由外部逻辑提供，后续地址则由该起始地址和-LBO（突发模式控制）的状态决定：为0时按线性突发进行，为1时按交替突发进行，如下表

3.2.3 多端口静态随机存取存储器Multi- SRAM • Multi-SRAM主要用于数据共享场合。 • Multi-SRAM一般具有两个（甚至多个）独立的端口，不同的端口分别连接到不同的设备，以便这些共享设备异步访问同一存储体中的信息。 • 1. Multi-SRAM内部结构 • DS1609存储芯片：双口SRAM——双口存储阵列两个完全独立的端口A、B。

3.2.3 多端口静态随机存取存储器Multi- SRAM（续） • DS1609芯片内存储矩阵的存储单元电路：交叉正反馈的四管电路，A、B端口构成：数据开关管——两对（四管），地址/数据复用、锁存、译码逻辑和芯片操作控制逻辑。

3.2.3 多端口静态随机存取存储器Multi- SRAM （续） • DS1609封装引脚： DIP封装24引脚，分时复用的8条地址数据线，每个端口引脚：输出允许、写允许、端口允许。

2. Multi-SRAM的操作 • Multi-SRAM存储器的操作：读和写 • 读周期——从地址/数据复用引脚AD7～AD0上地址有效开始，稍后-CE有效，控制将地址信息锁存到片内的地址锁存器中，开始对片内存储单元寻址，当-OE有效并滞后tOEA后，输出的数据稳定出现在AD7～AD0上，直到-OE或-CE出现上升沿（开始变为无效）为止，读周期结束，AD7～AD0维持在高阻状态。

2. Multi-SRAM的操作（续） • 写周期——地址有效且-CE变为低电平开始对片内存储单元寻址，与读周期一样，-CE有效后经tCWE时间后AD7～AD0上的数据才稳定，这时-WE变为有效，将数据写入到被选中的存储单元中；-WE有效前必须保证有tDS（数据建立时间）的延时，-WE无效后经tDH（数据保持时间）延时，写周期结束，AD7～AD0维持在高阻状态。

3.2.4 其它SRAM存储器 • 1. 先进先出存储器FIFO SRAM • FIFO SRAM功能：中间缓冲器◆存储主体是静态存储器，允许以不同的速率进行读写，作为两种或多种速度不匹配的接口电路的中间缓冲器，广泛用于现代微机中不同标准总线之间的接口缓冲，如完成CPU主总线到PCI总线之间的转换、PCI总线到ISA总线之间的转换。◆不同传输速率的接口电路相互连接、传输数据，在较长时间段内传诵的总量是一致的；但在某个时间片内，由于传输速率的差异，写入、读出的数据量是不等的，这就必须要有一定容量的FIFO存储器作为读写之间的缓冲。 • FIFO存储器类型—— 按数据流向：有单向和双向之分，按操作方式：有（时钟）同步和异步之分，按数据宽度：有1位、4位、5位、9位、18位、36位等多种……

3.2.4 其它SRAM存储器（续） • SN74ALVC7804/06/14：低功耗、单向、同步、18位的FIFO存储器。

3.2.4 其它SRAM存储器（续） • 同步FIFO存储器的操作——◆在装载时钟LDCK和卸载时钟UNCK的作用下同步进行：在LDCK上升沿，从一个端口将数据写入FIFO存储器；在UNCK的上升沿，从FIFO存储器的另一端口读出数据。◆当两时钟数之差超过FIFO深度时存储器满，-FULL信号有效，此时LDCK的变化不改变FIFO存储器中的数据；当存储器空（-EMPTY信号有效）时，UNCK的变化也不影响FIFO存储器。 • FIFO存储器的状态信号有-FULL（满）、-EMPTY（空）、HF（半满）和AF/AE（几乎满/几乎空）。◆相应信号线有效，表示相应状态；其中AF/AE输出状态的度量标准依编程而定。◆复位信号-RESET有效（低电平）期间，将复位内部堆栈指针，使AF/AE、 -EMPTY有效，-FULL、HF无效。

2. 非挥发静态随机存取存储器NV SRAM • NV SRAM——存储主体为低功耗的SRAM，还整合了一个能检测电压的存储器控制器，以及锂电池或者E2ROM/FLASH。◆当外供的电源电压低于维持SRAM信息的最低值时，存储器控制器将芯片的供电切换到内部的锂电池上，或者将SRAM中的信息转存到E2PROM /FLASH，以维持存储的数据并防止外部的数据写入。◆NV SRAM既具有SRAM的接口简单、读写速度高、时序简洁的优点，又具有ROM的非挥发特性，应用相当广泛。 • NV SRAM：型号多，容量从16Kb到16Mb不等。主要研发、生产厂家：DALLAS公司 • NV SRAM芯片的主要特点如下： • ● 低功耗的CMOS电路； • ● 读写访问周期与SRAM同速； • ● 在存储电路中可直接替换SRAM或E2PROM、FLASH； • ● 无限制的写周期； • ● 切断外部电源，芯片中存储的数据自动转入保护状态； • ● 在完全没有外供电源情况下，芯片中存储的数据可保持10年以上。

3.3 动态随机存取存储器DRAM • DRAM特点：存储密度高，存取速度相对较慢 • DRAM用途：大容量存储，一般用作计算机的主存储器（主存） • 3.3.1 基本存储电路与存储器结构 • 1. DRAM单管基本存储电路 • DRAM基本存储电路多为单管电路，只有一个管子T和一个(寄生)电容C • 单个基本存储电路存放的是“1”还是“0”，取决于电容器的充电状态。

1. DRAM单管基本存储电路（续） • 读操作—— ◆行地址译码选中某一行，该行上所有基本存储电路中的管子T全导通，于是连在每一列上的刷新放大器读取该行上各列电容C的电压。 ◆刷新放大器灵敏度高，将读得的电压放大整形成逻辑“0”或“1”的电平。 ◆对列地址进行译码产生列选信号，列选信号将被选行中该列的基本存储电路内容读出送到芯片的数据输入／输出I/O线上。 • 写操作—— 相应行、列选择线为“1”，数据输入／输出I/O线上的信息经刷新放大器驱动后再通过T管加到电容C上。 • 刷新(再生)—— ◆在读／写过程中，某条行选线为“1”，该行上所有(各列)基本存储电路都被选通，由刷新放大器读取电容C上电压； ◆对非写的存储电路，刷新放大器读出、放大、驱动之后又立即对之重写，进行刷新(又称再生)，维持电容C上的电荷，保持该存储电路中的内容（即状态）不变。 ◆电容C是MOS管的极间电容，容量很小，读出时电容C上的电荷又被寄生的分布电容分泄，因此读出后原来C上的电压变得极小，是破坏性读出，读后必须重写。

1. DRAM单管基本存储电路（续） • 刷新操作周期——◆电容C上电压将按exp(-t/(RC))指数规律放电，因此DRAM须不断进行读出和再写入，以使泄放的电荷得到补充，即要进行刷新(再生)。虽然每次读／写操作都进行了刷新，因为读／写操作是随机的，不能保证对DRAM中的所有基本存储电路都按时刷新，因此必须设置专门的电路来对DRAM中的所有存储电路周期性地进行刷新操作。◆每个DRAM存储单元两次刷新的间隔时间随温度而变化，一般为1～ 100ms。在70℃情况下典型的刷新时间不超过2ms。

2. DRAM组成 • 下图是由单管存储元件组成的DRAM存储矩阵简图，共有16384个存储单元，每个存储单元只有一个存储元件，故存储容量为16K×1。它需要14位地址码。分成X地址码（7位）和Y地址译码（7位）来共同选择所需的存储单元。

2. DRAM组成（续） • 读操作——◆X地址译码线Xi上出现高电平，这一行上的128个存储元件的控制门T管全部导通，与之相连的128个电容C上的信息便送入读出（刷新）放大器A中去放大，放大后的原信息又被写回到原存储单元之中，以便使读后被破坏的信息得以再生；◆一行128个存储单元中只有一个存储单元的信息读出后被送到片外：当Y地址译码线Yi上出现高电平后，该列线上的那个MOS管才导通，才能使对应Yi这一列的存储单元所读出的信息经该管送至缓冲电路输出。◆只有X和Y译码线上都出现有效译码信号时，由这两个地址译码所确定的唯一一个存储单元才能被选中，将其信息读出送到片外。 • 写操作——◆选通某行进行刷新操作，◆选通某列将某个存储单元与缓冲电路沟通，把写入的信息经缓冲器送至刷新放大器，驱动后再存入该存储单元。 • 刷新—— 给X译码电路一个7位地址代码，便能对一行的存储单元进行刷新；用7位计数器产生行地址码，就能周期性地对每行存储单元进行“再生”。

2. DRAM组成（续） • DRAM的刷新操作按行进行，由特殊的放大器电路完成； • 该放大器灵敏度很高，读出信号的放大、读后重写、写入、刷新等操作都要经过该放大器完成。 • 该放大器称为读出放大器（又称刷新放大器），其原理如下图所示。

2. DRAM组成（续） • 读出放大器由触发器和控制管T5组成。 • 触发器状态：当L1为高电平而L2为低电平时，T1T2T3T4构成双稳态触发器(六管静态存储单元)。正常情况下，触发器保持一个稳定状态，例如D=“1”,=“0”，或者相反。 • 平衡状态：L1为低电平，L2为高电平；L1=0使T3、T4截止，防止VCC经T3或T4向存储单元的电容C充电(否则某行被选通时VCC会向原存信息为“0”的单元充电而使其变为“1”)；L2=1保证T5导通，D和-D端电位相等，放大器处于微妙的平衡状态。 • 读、写或刷新操作：L2由“1”跳至“0”，L1由“0”跳至“1”，使T1T2T3T4又成为正常的触发器，这时若X选择线所选中的单元(假定为左边单元，右边单元的情况类似)所存信息为“1”，其位线电位略高，经D端加到T2管的栅极，使T2管导通，-D端向“0”变化，-D端又加到T1管的栅极，使T1截止，这个强烈的正反馈过程使T2导通，T1截止，使原来存储的微弱的“1”信号变成为触发器的状态，实现了放大。另一方面，这个“1”状态又通过被选中的T管向电容充电，从而实现了重写。 • 存储电容状态：由上述可知，存储相同的“1”（或者“0”），读出放大器左右两边（对应图的读出放大器上下两边）存储电容的状态正好相反。

第 3 章 半导体存储器