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第 6 章 时序逻辑电路

《 数字电子技术基础 》. 第 6 章 时序逻辑电路. 时序逻辑电路的基本概念 时序逻辑电路的基本 分析 方法和 分析 步骤。 寄存器、移位寄存器、计数器的工作原理。 中规模集成时序逻辑电路的结构与应用。 时序逻辑电路的设计方法。. 数字逻辑电路分为两大类，组合逻辑电路和时序逻辑电路。 时序电路与组合电路区别：时序电路必须含有具有记忆能力的存储器件，以保存电路的原有状态，。 6.1 时序逻辑电路概述 时序逻辑电路 : 任何时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的工作状态和原来的输入、输出信号。

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第 6 章 时序逻辑电路

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  1. 《数字电子技术基础》 第6章 时序逻辑电路 时序逻辑电路的基本概念 时序逻辑电路的基本分析方法和分析步骤。 寄存器、移位寄存器、计数器的工作原理。 中规模集成时序逻辑电路的结构与应用。 时序逻辑电路的设计方法。

  2. 数字逻辑电路分为两大类，组合逻辑电路和时序逻辑电路。数字逻辑电路分为两大类，组合逻辑电路和时序逻辑电路。 • 时序电路与组合电路区别：时序电路必须含有具有记忆能力的存储器件，以保存电路的原有状态，。 6.1 时序逻辑电路概述 • 时序逻辑电路:任何时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的工作状态和原来的输入、输出信号。 • 时序电路含有存储器件，最常用的存储器件是触发器和锁存器。 1．时序逻辑电路的结构 • 时序逻辑电路通常是由组合电路和存储电路两部分组成的。存储电路需要记忆电路原来的状态和输入、输出情况。 • 存储电路保存前一时刻的状态，称为原状态（现态）， • 与组合电路共同产生下一时刻的状态，称为次态（新状态）。 • 时序电路特点:有反馈电路，有记忆功能。

  3. X(X1, …, Xn)为外部输入信号； • Y(Y1, …, Ym)为电路的输出信号； • Z(Z1, …, Zj)为存储电路的输入信号，又称驱动信号； • Q(Q1, …, Qk)为存储电路的输出信号，又称状态信号。时序逻辑电路的输入、输出关系： • 是存储电路（触发器）的当前状态（原状态）， • 是存储电路在时钟脉冲作用下产生的新状态（次态）。 • 三组方程：输出方程Yi、驱动方程（或激励方程）Zi和状态方程Qi。

  4. 2．时序逻辑电路的分类 • 时序逻辑电路分为两大类：同步时序电路和异步时序电路。 • 同步时序电路所有的触发器由同一时钟触发，输出状态更新同时发生。 • 异步时序电路触发器的时钟不同时触发，输出状态的更新不同时发生。 • 同步时序电路输出状态转换不存在时间差异，输出状态稳定，电路的设计和分析容易实现，电路行为也容易用HDL语言描述。以同步时序电路的分析与设计为主。 3．时序逻辑电路的描述方法 • 时序逻辑电路功能的描述方法有逻辑方程组、状态转换表、状态转换图、时序图以及状态机流程图。 • 逻辑方程组有组合电路的输出方程、存储电路的激励（驱动）方程、存储电路输出的状态方程。 • 状态转换表和状态转换图描述电路各状态之间的转换关系， • 时序图描述时钟、输入信号和输出信号的时序波形。

  5. 6.2 时序逻辑电路的分析 6.2.1 同步时序逻辑电路的分析方法 • 时序逻辑电路的分析是根据给定的电路，找出输入、输出之间的逻辑关系和在时钟信号作用下状态转换的规律。 • 分析步骤: • （1）根据逻辑电路图，写出触发器的驱动方程，即D、J、K、T输入信号的逻辑函数式。 • （2）将驱动方程代入触发器的特性方程，求状态方程。 • （3）根据逻辑电路图写出电路的输出方程。 • （4）根据触发器的状态方程和电路的输出方程，列出状态转换表，画出状态转换图。 • （5）画出逻辑电路的时序图。

  6. 【例6.1】 分析同步时序逻辑电路。 • 解：触发器由同一时钟CLK控制，是同步时序电路。 • 设触发器的初始状态均为0。分析步骤: （1）写出触发器的驱动方程（激励方程） • TTL门输入悬空等效逻辑1状态。 • （2）将触发器的驱动方程代入JK触发器的特性方程，得到状态方程 • （3）输出方程

  7. （4）状态转换表和状态转换图 • 状态转换表 • 输入和初态AQ2Q1=000,代入状态方程，计算次态=01，作为新的初态，再代入，得新的次态 ，依次将8个状态组合代入方程式 • 由状态转换表画出状态转换图。

  8. （5）工作波形（时序图） 时序图：在时钟CLK作用下，触发器的状态和输出随时间变化的波形。 下降沿之前为原状态（n时刻），下降沿之后为新状态（n+1时刻）。 输出波形Y与n时刻状态对应，Y是组合电路的输出。

  9. 6.2.2 寄存器和移位寄存器 1．数据寄存器 • 存一组二进制代码，存数指令存入。存N位二进制代码，需N个触发器，触发器有置1、置0功能。 • 74HC175，时钟CLK上升沿作用，4位数据D3～D0并行存入D触发器，并入-并出方式。 2．移位寄存器 • 移位寄存器可以存储数据和数据移位。 • 移位时钟脉冲将存储数据左移、右移或双向移位。 • 移位寄存器可对二进制数移位，乘法、除法运算。 • 移位寄存器进行串行与并行数据的转换。 功能：串行输入-并行输出、串行输入-串行输出、并行输入-并行输出、并行输入-串行输出。 串入左移移位寄存器。串入端DI输入数码， CLK将数据左移1位 串行输出端DO， 可并行读出数据。

  10. 串入右移移位寄存器 • 串入-串出、 • 串入-并出 • 右移移位功能。 • 串行输入数据DI为1101， • 4个移位脉冲作用， • 数据1101全部移入4个寄存器。 • 并出指令控制数据的并行读出。 • 并行输出指令与移位脉冲的作用时间应交错进行。

  11. 右移移位寄存器 • 并入-串出 • 并入-并出 • 右移移位的功能。 • 端子控制右移移位和数据置入。 • =0，非门为1，D3～D0通过右边与门，在CLK作用下置入数据。 • =1，在移位脉冲作用下，输出Q0～Q2通过左边的与门右移。 • Q3端为串行数据输出端，Q0～Q3可以并行输出数据。

  12. 双向移位寄存器。具有左移和右移的功能 • =0，非门为1，控制右边的与门信号可以输入DI→Q3, Q3→Q2,…, Q1→Q0，实现左移移位； • =1，控制左边的与门信号可以输入DI→Q0,…, Q2→Q3，实现右移移位。 • 双向移位寄存器还具有串入-串出、串入-并出的功能。

  13. 3．集成移位寄存器 • 4位双向移位寄存器74LS194电路 • CLK时钟端， 异步清0端。DSR数据右移串行输入，DSL数据左移串行输入，并行数据输入A～D，并行数据输出端QA～QD。 • 工作模式选择端S1、S0的取值组合控制电路的左移、右移。 • S1=S0=0，保持原状态； • S1=0、S0=1，电路右移移位； • S1=1、S0=0，电路左移移位； • S1=S0=1，电路同步并行置入数据。

  14. 将74LS194 扩展为8位双向移位寄存器， • 数据串行输入端DSR和DSL的连接方法，片I的QD连接到片II的DSR端，片II的QA连接片I的DSL端，使两个74LS194芯片左移、右移连接通。 • 两个芯片的其他端子分别并联就可。

  15. 6.2.3 同步计数器 • 计数器对触发时钟脉冲的个数进行计数，计数器也称为分频器。计数器可以定时、产生数字系统的节拍脉冲和脉冲序列。 • 计数器分类： • ① 根据计数器中各触发器的触发时钟，同步计数器和异步计数器。 • ② 根据计数序列递增或递减计数，加法计数器、减法计数器、可逆计数器（可控加/减计数器）。 • ③ 根据计数序列的编码方式，分为二进制计数器、二-十进制（BCD码）计数器和格雷码计数器。 • ④ 根据计数器计数容量来定义计数器，N进制计数器（模N计数器，模M）。十进制（M10）计数器、十六进制（M16）计数器、六十进制计数器。 • N进制计数器可以实现N分频。

  16. 1．同步二进制计数器 • （1）同步二进制加法计数器 • 计数序列是自然二进制数，各触发器共用同一时钟 • 各触发器的驱动方程 • J0=K0=1 • J1=K1=Q0 • J2=K2=Q1Q0 • J3=K3=Q2Q1Q0 • 代入特性方程 ，状态方程 • 输出方程C=Q3Q2Q1Q0

  17. 状态转换表

  18. 时序图 • 计数脉冲CLK的频率为f0，Q0的频率为1/2f0，为计数脉冲的二分频， • Q1、Q2和Q3的频率分别为1/4f0、1/8f0和1/16f0， • 进位端C的频率也是1/16f0。 • 计数器对时钟分频功能，用做分频器。 • n个触发器构成的计数器最大容量为2n， • 4个触发器构成二进制计数器， • 可以计数16个状态，为十六进制计数器。

  19. （2）同步二进制减法计数器 • 驱动方程 状态方程 输出

  20. （3）集成同步二进制计数器 • 中规模集成同步计数器的电路结构和工作原理与基本计数器相同。增加控制端子，以扩展电路的功能。 • ① 4位同步二进制加法计数器74161 • 74161增加了并行置数、清零、保持和扩展功能。 • 异步清0端， =0，Q3～Q0=0000。 • 置数控制端， =1、 =0，CLK的作用下，D3～D0并行置入Q3～Q0 • EP和ET实现计数器保持和扩展功能。 • 当 = =EP=ET=1时，电路工作计数状态。

  21. ② 4位同步二进制加/减计数器74191 • 74191单时钟4位二进制同步加/减计数器，由加/减控制端控制，递增计数，递减计数。为可逆计数器（Up/Down Counter）。 • 74191各触发器的驱动方程 • =0，加法计数方式； • =1，减法计数方式。 • 74191的功能表 • 使能端， =1， 各触发器保持； = 0，电路计数工作。 • 异步预置数控制端， = 0，数据D3～D0并行置入，为异步模式。 • = 0、 = 1，在时钟脉冲、 作用下，实现加法/减法计数。 • 进位/借位输出端C/B在 =0，进位输出， =1，借位输出。 • 串行时钟输出端CLK0，在C/B=1、CLKI=0时输出的一个负脉冲。

  22. 2．同步二-十进制计数器 • （1）同步二-十进制加法计数器 • 驱动方程 状态方程 • 输出方程 C=Q3Q0

  23. 状态转换表 • 16个状态组合，有效计数状态有10个，6个无效状态。 • 完整的状态转换图，6个无效状态可以回到计数循环（主循环）中，电路具有自启动特性。

  24. （2）同步二-十进制减法计数器 • 驱动方程 状态转换表 • 状态方程 • 输出方程

  25. （3）集成同步二-十进制计数器 • ① 4位同步二-十进制加法计数器74160 • 74160电路的计数功能、驱动方程、状态方程等逻辑描述与二-十进制加法计数器完全相同。 • 74160芯片功能表与74161的功能表完全相同，附加控制端、并行置数、清零、保持和扩展功能等与74161相同。 • 74160与74161的区别仅在于十进制和十六进制。 • 74160的时序图 • 是同步置数端，在时钟CLK上升沿作用下将数据置入各级触发器。

  26. ② 4位同步二-十进制加/减计数器74190 • 74190是单时钟的同步二-十进制加/减计数器，由加/减控制端控制，进行递增/递减计数。 • 74190芯片功能表与74191的功能表相同。 • 74190与74191的区别是十进制和十六进制加/减计数器。74190的时序图 • 74190也为异步置入数据模式， 端置入数据与时钟无关。 • 扩展需要，输出时钟CLK0可作为下一级芯片的输入时钟。

  27. 3．移位寄存器型计数器 • 将移位寄存器的串行输出信号反馈到串行输入端，可以构成移位寄存器型计数器。 • 反馈电路的函数表达式 • D0 = F(Q0,Q1,…,Qn-1)。 • （1）环形计数器 • 最简单的移存型计数器。D0=Qn-1， • 设初态为Q0～Q3=1000，在时钟作用下数据循环右移。计数状态按1000→0100→0010→0001→1000的循环方式转换。 • 电路不具有自启动特性。

  28. 3位环形计数器修改了反馈电路，使电路处于任何无效状态时，在移位脉冲的作用下都能自动回到有效循环中去3位环形计数器修改了反馈电路，使电路处于任何无效状态时，在移位脉冲的作用下都能自动回到有效循环中去 • 环形计数器电路结构简单，触发器的利用率低。电路具有n个触发器，可以有2n个状态，计数状态用了n个，浪费了2n-n个状态。

  29. 6.2.4 异步计数器 • 异步时序电路的触发器不是同一个时钟控制。电路状态发生转换时，不是所有的触发器都有时钟，有时钟的触发器状态可以发生翻转，没有时钟的触发器保持状态不变。 （1）异步计数器的分析 • 异步二进制加法计数器电路，计数序列为外输入时钟CLK0递增计数。分析电路先要确定每级触发器有没有时钟触发翻转。 • 电路有两个特点：①各级触发器输入Ji=Ki=1， ，每来一个时钟，触发器翻转一次；触发器的“计数状态”， • ②除第一级触发器是由外时钟触发外，后几级触发器均由前一级触发器输出端Q的下降沿（上升沿）触发其翻转。

  30. 4位异步二进制加法计数器的时序图，新状态的建立要滞后一个触发器的延迟时间tpd。4位异步二进制加法计数器的时序图，新状态的建立要滞后一个触发器的延迟时间tpd。

  31. 6.3 中规模集成时序逻辑电路的应用 • 需要用已有的N进制计数器，实现任意M进制计数分频，可能出现M>N和M<N的两种情况，构成任意的M进制计数器的方法不同。 • M<N，设计时考虑如何跳跃N进制计数器的N-M个状态，得到M进制计数器。利用计数器清零端、置数端实现。 • M>N，需要将多片计数器组合起来，用计数器的控制端做扩展连接。 • 1．复位法 • 利用清零端使电路跳跃N-M个状态。计数状态从S0开始，顺序计数M个状态，跳跃N-M个状态，回到S0状态循环计数。跳跃N-M状态有两种情况： • ① 有异步清0端的计数器，74161、74160，计数到SM状态，用SM状态产生清0信号，计数器清零，返回全0状态。 • 异步清0，SM转换为S0状态，不需要时钟，SM状态不在计数循环，计数序列为S0～SM-1。 • ②同步清0的计数器，74162、74163，要计数到SM-1状态，SM-1状态产生的清0信号，计数器不会马上清0，等待下一个时钟将计数器清0。计数器的计数状态为S0～SM-1，共计M个计数状态。

  32. 【例6.3】 用同步十进制计数器74160，实现模7计数分频。 解：复位法；74160异步清零端，S7清零状态，74160接为计数模式。 计数到0111，与非门输出0电平将计数器清零，回到0000状态。 0111状态与0000状态共用1个计数脉冲。 状态转换图 电路的计数状态为0000～0110， 虚线箭头的状态是没有计入计数序列的SM状态。

  33. 电路在清零信号消失后，有可能产生误动作。 • 在清零信号持续时间只要有1个触发器抢先复位，清零信号随即消失，动作慢的触发器还来不及复位，电路产生错误输出。 • RS锁存器使清零信号的宽度延长到与时钟脉宽相同，各触发器都能完成清零动作。 • 第7个CLK上升沿，Q3～Q0为0111，锁存器的R=0、CLK=1，Q=0，电路清零。 • CLK=1期间，如果R=1，Q=0保持不变，使电路能够可靠地完成清0。 • 时序图0111和0000状态用的是同一计数脉冲，异步清零的计数器用SM状态去清0。

  34. 2．置数法 • 用集成计数器的置数端 和并行数据输入端D3～D0实现，置数法灵活，可以置入任意数据。 • 顺序计数M个状态，跳跃N-M个状态。 • 同步置数是在计数脉冲作用下置数（74161、74160） ，M个计数状态包括用于置数的状态。 • 异步置数不用计数时钟，由异步置数端置数（74191、74190），置数的状态不包含在计数序列中。 【例6.4】 用74160实现模7计数分频，采用置数法实现。 • 解：置入数据可以是0000或0～9中的任意一个。 • 置入0000，顺序计数到0110状态，产生置数负脉冲送给置数端，在时钟脉冲作用下置入0000。 • 置入1000，计数序列计数，计到0100状态产生置数负脉冲，在时钟脉冲作用下置入1000，完成模7计数循环。

  35. 状态转换图 • 置入0000的完整状态转换图， • 置入1000的部分状态转换图。 • 同步置数计数器都是在第SM-1状态置数的。

  36. 采用置数法实现任意进制计数器的其他电路形式。采用置数法实现任意进制计数器的其他电路形式。 • 计数器进位输出端确定原则： • ①如果计数序列包含可以使进位输出端CO=1的状态（如74160的1001状态、74161的1111状态），用CO作进位输出最好。 • ②尽可能选择输出端的高位作为进位输出。 • ③进位输出脉冲的频率一定为时钟频率的M分频，在计数M个时钟脉冲的周期中，进位输出脉冲只能有1个周期信号。

  37. 3．集成计数器扩展应用 • M>N的任意进制计数器，将多片计数器做扩展连接。 • 连接方式两种： • ①由低位芯片进位脉冲控制高位芯片计数的进位方式； • ②将多个芯片置数端、置零端并接，整体置数或整体置零方式。 【例6.6】 试用3片同步十进制计数器构成千进制计数器。 • 解：M=1000，N=10，将3片74160连接。片I进位CO控制片Ⅱ的EP、ET端，片I、片Ⅱ进位CO分别控制片Ⅲ的EP、ET端，3个芯片的时钟CLK并接，称为并行进位方式。 • 片I接成74160的计数模式，片I计到1001，COI=1，片Ⅱ 计1个数。 • 片I、片Ⅱ 的进位输出CO分别接片Ⅲ的ET、EP端，片I、片Ⅱ都计数到1001（计到99），片Ⅲ计1个数。 • 3个芯片都计到1001状态（计到999），片Ⅲ 进位输出CO=1，完成千进制计数。

  38. 【例6.7】 试用两片同步十进制计数器构成六十进制计数器。 • 解：根据题目要求，同步六十进制计数器可以用两片74160实现，电路如图6.48所示。图中片I接为十进制计数模式，片II接为六进制计数模式。每当片I计数到1001状态，CO端输出进位脉冲，经非门取反，作为片II的计数脉冲。片II计6个计数时钟脉冲，即完成六十进制计数。片I和片II没有用同一时钟触发，不是同步工作。这种连接称为串行进位方式。

  39. 【例6.8】 试用两片74161计数器实现八十三进制计数器。 • 解：需要两片74161构成八十三进制计数器。83是素数，用整体置零法或整体置数法实现。 • 片I的进位端CO连接片II的EP和ET，每当片I计满16个数，状态为1111时，片II计1个数。 • 当片II计到0101状态、片I计到0011状态时产生清0信号，两个计数器同时进行异步置零。 • 产生清0信号的脉冲是第83个脉冲（5×16+3），计数器的计数序列为0～82。 • 由于第83个脉冲持续时间很短，需要进位脉冲持续一个时钟周期，采用第82个计数周期输出进位脉冲。

  40. 用整体置数法构成的八十三进制计数器。 • 片I的进位端CO连接片II的EP和ET，每当片I计满16个数，状态为1111时，片II计1个数。 • 当片II计到0101状态，同时片I计到0010产生置数信号，两个计数器同时置零。 • 产生置数信号的脉冲是第82个脉冲（5×16+2），在时钟脉冲作用下计数器同步置数，计数序列为0～82。

  41. 6.4 时序逻辑电路的设计 • 时序逻辑电路设计是根据提出的逻辑问题，选择适当的逻辑器件，设计出实现其逻辑功能的时序电路，其设计结果应力求最简。 6.4.1 同步时序逻辑电路的设计 • 同步时序逻辑电路的设计的一般步骤： • ① 逻辑抽象，分析给定的逻辑问题，确定输入、输出变量，电路所需状态数。建立原始状态转换图和原始状态转换表。 • ② 状态化简和状态分配，状态化简是找出等价状态，合并等价状态，求得最简的状态转换图（表）。 • 状态分配是为状态编码，将简化状态表中的各个状态赋予二进制代码 • ③ 选择触发器的类型，同步时序逻辑电路一般采用触发器作为存储器件，不同类型触发器设计的电路不同。 • ④ 写出电路的状态方程、驱动方程和输出方程。根据选定的触发器、简化状态转换图（表）以及状态编码，最后求出电路的状态方程、驱动方程和输出方程。 • ⑤ 根据电路的状态方程、驱动方程和输出方程画出逻辑电路图，检查所设计电路的自启动特性。

  42. 【例6.11】设计串行数据检测器，当输入序列中出现110时，输出为1，其他输入情况下输出为0。【例6.11】设计串行数据检测器，当输入序列中出现110时，输出为1，其他输入情况下输出为0。 • 解：①建立原始状态转换图和状态转换表。 • 一个串行输入变量X、一个输出变量Y和记忆数据状态S。 • 设电路没有输入1的初始状态为S0， • 记录输入一个1的状态为S1， • 记录连续输入2个1的状态为S2 • 记录输入110序列的状态为S3。 • 原始状态转换图 X/Y为状态转换的条件， • 箭头由当前状态指向新状态（次态）；用Sn+1电路的次态。 • 原始状态转换表 • ②状态化简和状态分配。 • 等价状态条件：如果电路的两个状态在所有输入条件下，对应的输出相同，并且转换到同一个次态，称为等价状态。S0和S3为等价状态，合并为一个状态。

  43. 状态分配 确定触发器的数目，n个触发器可以有2n个状态组合， • M个状态编码，需要2n-1<M≤2n。满足M<2n， • 从2n个状态中取M个状态的组合器编码方案。 • 设置状态Q1Q0的00→S0，01→S1，10→S2， • 状态转换表

  44. ③选择触发器的类型，选择JK触发器构成检测电路。③选择触发器的类型，选择JK触发器构成检测电路。 电路的次态和输出Y仅取决于外输入和电路现态Q1Q0的取值，从状态转换表，画出电路次态和输出的卡诺图 ④写出电路的状态方程、驱动方程和输出方程。

  45. 选用JK触发器, 逻辑表达式与JK触发器的特性方程对照，求得JK触发器的驱动方程 • 输出方程 • ⑤逻辑电路图 • 检查自启动特性 • 将Q1Q0为11的无效状态和X的值代入 • X=0 无效状态11转入次态00； • X=1，电路从11转入10。电路具有自启动特性。 • 完全描述的状态转换图

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