3 次元構造インダクタと底面配置回路を用いた 484- m m 2 21-GHz LC-VCO

1. 3 次元構造インダクタと底面配置回路を用いた484-mm2 21-GHz LC-VCO ○村上 塁, 岡田 健一, 松澤 昭 東京工業大学大学院理工学研究科 電子物理工学専攻

2. Contents ・研究背景 ・インダクタの小型化 ・底面配置構造 ・測定結果 ・まとめ R.Murakami, Tokyo Tech

3. 研究背景 15 15 Clock 10 10 Clock [GHz] 5 6s Jitter/Clock [%] Ring-VCO 0 5 31.6x LC-VCO 0 [1] 微細化に伴う電源電圧の低下→Ringの雑音劣化 RingをLCに置き換える必要がある [1] 佐藤高洋, 電子情報通信学会ソサエティ大会 2009 R.Murakami, Tokyo Tech

4. inductor core リング発振器とLC発振器 Ringと比較してLCは面積が大きい 受動素子が支配的 LC-VCOの小型化を検討する • まず受動素子、特にインダクタの小型化を検討 R.Murakami, Tokyo Tech

5. 発振周波数 発振周波数 周波数が高いほうが必要なLが少なく 小さいインダクタで構成できる 20GHz以上の高周波になると 表皮効果の影響でQ値劣化 • 雑音劣化、消費電力増加 面積と雑音特性を考慮し20GHzのLC-VCOを検討 R.Murakami, Tokyo Tech

6. LS RS 100mm CL インダクタ構造 面積 1/60 15mm Stacked-spiral Mono-layer R.Murakami, Tokyo Tech

7. 回路のインダクタ底面配置 超小型インダクタを用いた場合、インダクタの面積と能動素子の占める面積が同程度になる インダクタ底面に回路を配置することで面積を半減 インダクタと回路配線間で磁界結合が起きやすい R.Murakami, Tokyo Tech

8. 磁界結合 磁界結合によるインダクタンスとQ値の劣化が問題 平行配線 電流ループ 磁界結合を極力抑える R.Murakami, Tokyo Tech

9. 結合低減のためのレイアウト インダクタと回路に流れる電流方向を 直交させることで磁界結合を低減 R.Murakami, Tokyo Tech

10. 配線の影響 HFSSを用いて配線モデルを作成しインダクタのLSおよび Qに与える影響をシミュレーション LS,Q 5%劣化 FoM換算で0.4dB R.Murakami, Tokyo Tech

11. Chip Micrograph Output Buffer 22mm VCO core 22mm R.Murakami, Tokyo Tech

12. Measurement Result [2] [2]Shih-An Yu, et al., IEEE TCAS-II 2009 R.Murakami, Tokyo Tech

13. Performance Summary [3]A.Tanabe, et al., RFIC 2009 [4]I.Hwang, et al., JSSC 2004 [5]K.Okada, et al., VLSIC 2009 R.Murakami, Tokyo Tech

14. Summary • A very compact LC-VCO with a stacked-spiral inductor and the core-circuit being placed under the inductor is proposed. • This VCO achieves a chip area of 484mm2 and FoMA of 206dBc/Hz. R.Murakami, Tokyo Tech