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第六单元 时序逻辑电路

第六单元 时序逻辑电路. 6.1 概述. 6.2 寄存器. 6.3 计数器. 退出. 学习内容. 通过这一单元的学习，可以掌握的知识有： 1 ．寄存器的类型； 2 ．移位寄存器的应用； 3 ．常用的计数器类型； 4 ．任意进制计数器的实现。. 6.1 概述. 6 ． 1 ． 1 时序电路的基本特点和结构. 时序逻辑电路 ———— 任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关 。. 时序电路的特点：（ 1 ）含有记忆元件（最常用的是触发器）。 （ 2 ） 具有反馈通道。.

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第六单元 时序逻辑电路

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  1. 第六单元 时序逻辑电路 6.1概述 6.2 寄存器 6.3 计数器 退出

  2. 学习内容 • 通过这一单元的学习，可以掌握的知识有： • 1．寄存器的类型； • 2．移位寄存器的应用； • 3．常用的计数器类型； • 4．任意进制计数器的实现。

  3. 6.1概述 6．1．1 时序电路的基本特点和结构 时序逻辑电路————任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。 时序电路的特点：（1）含有记忆元件（最常用的是触发器）。 （2）具有反馈通道。

  4. 6.1.2 时序电路的一般分析方法 一、分析时序逻辑电路的一般步骤 分析一个时序电路，就是要找出其逻辑功能。即要找出电路的状态和输出的状态在输入变量和时钟信号（CP）作用下的变化规律。 确认电路的输入输出变量，判断同步还是异步电路 写驱动方程和时钟方程 把驱动方程代入触发器的特性方程，从而求出状态方程并写出输出方程。 求状态转换真值表，画状态转换图、时序图 用文字描述逻辑功能 时序电路分析的一般步骤

  5. Q Q 2 1 FF FF 1 2 & 1J 1J X C1 C1 & Z 1K 1K CP 逻辑图 二、同步时序逻辑电路的分析举例 例6. 1：分析图6.3所示电路的逻辑功能。 解：该电路为同步时序逻辑电路，时钟方程可以不写。 （1）写出输出方程： （2）写出驱动方程：

  6. X/Z Q Q 0/0 1 2 1/0 1/0 0/0 10 00 01 0/0 1/1 1/0 11 0/0 状态图 （3）写出JK触发器的特性方程，然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程： （4）作状态转换表及状态图 把X=0代入次态方程可得Q不变。 在X=1时，Q才会变化，如下表： 0 0 0 1 0 0 1 1 0 0 1 0 1 1 0 1 1 0 0 1

  7. 1 3 2 4 5 6 CP X Q 1 Q 2 Z （4）画时序波形图。 根据状态表或状态图， 可画出在CP脉冲作用下电路的时序图。

  8. （5）逻辑功能分析： 该电路一共有4个状态00、01、10、11。 当X=1时，按照加1规律从00→01→10→ 11→ 00循环变化，并每当转换为11状态（最大数）时，输出Z=1。 当X=0时不输出端不变。 所以该电路是一个可控的 4进制加法计数器。

  9. 6．2 寄存器（Reqister） • 寄存器用来暂时存放参与运算的数据和运算结果。 • 寄存器存入数码的方式 有并行和串行两种。 • 并行存取速度快，串行传送数据线少。 • 寄存器按功能分有数码寄存器、移位寄存器。

  10. 数码寄存器——存储二进制数码的时序电路组件，有单拍接收和双拍接收两种。D触发器常作为寄存位。数码寄存器——存储二进制数码的时序电路组件，有单拍接收和双拍接收两种。D触发器常作为寄存位。 集成数码寄存器74LSl75 ： 6.2.1 数码寄存器

  11. 74LS175的功能: RD是异步清零控制端。 D0～D3是并行数据输入端，CP为时钟脉冲端。 Q0～Q3是并行数据输出端。

  12. 6.2.2 移位寄存器 移位寄存器——不但可以寄存数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移动1位。 （1）右移寄存器（D触发器组成的4位右移寄存器） 右移寄存器的结构特点：左边触发器的输出端接右邻触发器的输入端。

  13. Q Q Q Q 1 2 3 0 FF FF FF FF 1 2 3 0 D D D D 0 3 D 1 2 1D 1D 1D 1D I Q Q Q Q ∧ ∧ ∧ ∧ C1 C1 C1 C1 R R R R CP CR 0 1 1 0 1 0 0 0 1 1 0 0 1 0 1 1 并 行 输 出 设移位寄存器的初始状态为0000，串行输入数码DI=1101，从高位到低位依次输入。其状态表如下： 串行输出 串行输入 1 1 2 1 3 0 4 1

  14. 在4个CP作用下，输入的4位串行数码1101全部存入了寄存器中。这种方式称为串行输入方式。在4个CP作用下，输入的4位串行数码1101全部存入了寄存器中。这种方式称为串行输入方式。 由于右移寄存器移位的方向为DI→Q0→Q1→Q2→Q3，所以又称上移寄存器。

  15. 右移寄存器的时序图： Q3Q2 Q1Q0 0000 0110 1101 1010 0100 1000 0000 0001 0011

  16. DSL和DSR分别是左移和右移串行输入。D0、D1、D2和D3是并行输入端。DSL和DSR分别是左移和右移串行输入。D0、D1、D2和D3是并行输入端。 74194为四位双向移位寄存器。 Q0和Q3分别是左移和右移时的串行输出端，Q0、Q1、Q2和Q3为并行输出端。

  17. 74194的功能表

  18. 6．2．3 移位寄存器应用举例 下图是由两片74LS194连接而成的8位双向移位寄存器。 1.寄存器的扩展

  19. 2. 环形脉冲分配器（又称“环形计数器”或“节拍发生器”） 74LS194 构成环形计数器

  20. 计数器——用以统计输入脉冲CP个数的电路。 计数器的分类： 6．3 计数器 （1）按计数进制可分为二进制计数器和非二进制计数器。 非二进制计数器中最典型的是十进制计数器。 （2）按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。 • （3）按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。

  21. 电子钟

  22. 电子钟

  23. 电子钟 （a）外观图（b）内部结构 图6.10 某一型号电子表的外观和内部结构

  24. 6.3.1 2n进制计数器 ①写驱动方程 1．同步2n进制计数器的构成原理 ②写输出方程 3位二进制同步加法计数器 ③求出状态方程

  25. ④列状态转换真值表 据上式可列出状态转换真值表见下表。

  26. ⑤总结逻辑功能 3位二进制计数器状态转换图 从计数器的转换图可知，该计数器是模八计数器。

  27. 74161的功能表 清零 预置 使能 时钟 预置数据输入 输出 工作模式 RD LD EP ET CP D3 D2 D1 D0 Q3 Q2 Q1 Q0 0 1 1 1 1 × 0 1 1 1 × × × × 0 × × 0 1 1 × ↑ × × ↑ × × × × d3 d2 d1 d0 × × × × × × × × × × × × 0 0 0 0 d3 d2 d1 d0 保 持 保 持 计 数 异步清零 同步置数 数据保持 数据保持 加法计数 74161具有以下功能： ② 同步并行预置数。 ③ 计数。 ① 异步清零。 ④ 保持。 RCO为进位输出端。

  28. 2．异步2n进制计数器 • 特点： • （1）外部计数脉冲CP只作用于首级。 • （1）各级触发器的翻转时间是有先后次序的。

  29. 6.3.2二-十进制计数器（又称“十进制计数器”）6.3.2二-十进制计数器（又称“十进制计数器”）

  30. 1.同步二——十进制加法计数器 右图是同步可逆十进制计数器192的外引脚排列图。192是可预置的双时钟8421BCD码十进制加/减（可逆）计数器（即既能执行递加，又能执行递减的计数器）。192在TTL系列中有54/74192、54/74LS192、54/74F192等以及CMOS系列中的54/74HC192、54/74HCT192等。

  31. 同步十进制可逆计数器192功能表 加法时钟CPU 减法时钟CPD 允许预置 复位RD 动作 ↑ 1 1 0 加1计数 ↓ 1 1 0 不计数 1 ↑ 1 0 减1计数 1 ↓ 1 0 不计数 × × 0 0 异步预置数Q=D × × × 1 异步清零Q=0 下表是192的功能表。

  32. 2．异步二-十进制加法计数器

  33. ① 异步清零。 ② 异步置数（置9）。 74290的功能： ③ 计数。

  34. 6.3.3 N进制计数器 N进制计数器：利用现有的M进制计数器连接可获得。 1.当M=N时，直接采用现有的M进制计数器； 2.当M>N时，用一片M进制计数器反馈实现； 3.当M<N时，用多片M进制计数器串接级联加反馈实现。

  35. 1 反馈法实现N<M进制计数器 • 方法：利用清零端和预置数端。 • 在计数循环到某一值时，利用门电路检测输出端Q，一旦Q出现某一预定状态，，就输出触发信号到清零端和预置数端，强制计数循环从0或其他数开始循环计数。从而实现任意非固定的计数进制。

  36. （1）异步清零法 ——适用于具有异步清零端的集成计数器。 • 清零端的作用：当这一端子有效时，会使所有输出端的状态为0。 • 异步清零端：只有该端子一出现有效电平，输出端即为全0，不需要触发脉冲配合，为“一触即发”型。

  37. Q Q Q Q 2 0 3 1 1 Q Q Q Q 2 0 3 1 ET 1 RCO 74161 EP CP ∧ L D D R D D 2 1 3 0 D D 计数脉冲 1 Q Q Q Q RD异步清零，出现过渡态。 3 1 0 2 例：用集成计数器74161和与非门组成的8进制(0~7)计数器。 EWB仿真：利用清零端实现8进制计数器 0000 0001 0010 0011 1000 0111 0110 0101 0100

  38. 问题： • 如果计数循环不从0开始，而是从2或3开始该怎么办？如用MP3选歌时，只想听第2首到第9首的循环，计数器该怎么工作？

  39. （2）同步预置数法 -适用于具有同步预置端的集成计数器 • 预置数端的作用：当这一端子有效时，会使Q=D，即把预先设置的数据输入到输出端。 • 同步预置数：要在脉冲上升沿上来时，端子才可能有效。

  40. Q3Q2Q1Q0 & Q Q Q Q 2 0 3 1 ET 1 RCO 74161 EP 计数脉冲 CP ∧ L D D R D D 2 1 3 0 D D 1 & 0 0 0 1 启动脉冲 LD同步清零。没有过渡态。 EWB仿真：利用预置数端实现8进制计数器。 计数进制为3~10，应如何连线？ 例：用集成计数器74161和与非门实现 从2-9的8进制计数器。 Q3Q2Q1Q0 0010 0011 0100 0101 1001 1000 0111 0110

  41. 总结： • 利用异步清零端或异步置数端，电路的翻转是“一触即发”型，电路变化过程需要存在过渡态去形成触发信号强制清零或置数。利用同步清零端或同步置数端，由于所有电路变化都要在CP脉冲配合下进行的，可利用最后一种状态去形成触发信号在下一个脉冲来时再强制清零或置数，不需要过渡态。

  42. 2、 N进制计数器的设计 • M>N时，利用计数器的级联和反馈可以构成任意进制计数器。 • 级联可获得大进制计数，如原有计数进制M，2块级联后可获得的最大进制数为M×M；即扩大了进制数。 • 反馈强制清零和置数可使进制数小于集成电路的最大进制。

  43. Q Q Q Q Q Q Q Q 2 0 3 1 6 4 7 5 Q Q Q Q Q Q Q Q 2 0 2 0 3 1 3 1 ET ET 1 RCO RCO 74161(2) 74161(1) EP EP 计数脉冲 ∧ ∧ CP CP L D D L D D R D D R D D 2 1 2 1 3 0 3 0 D D D D 1 1 清零脉冲 1. 级联法扩展进制 例：用两片4位二进制加法计数器74161采用同步级联方式构成的8位二进制同步加法计数器，模为16×16=256。 问题：如何确定高位和低位？

  44. 2. 级联法和反馈法结合 解：因为N＝24，而74161为模16计数器，所以要用两片74161构成. • (1)先将两芯片采用同步级联方式连接成100进制计数器。 • 问题：161中16进制讲数器，而24进制对应于低位是10进制计数，即时，无法利用RCO端，进位信息如何传递？ • (2)用异步清零法实现24进制计数器。 例：用74161组成24进制计数器。

  45. & & G2 Q Q Q Q Q Q Q Q 2 0 1 6 4 3 7 5 G1 Q Q Q Q Q Q Q Q 2 0 2 0 3 1 3 1 ET ET 1 RCO RCO 74161(2) 高位 74161(1) 低位 EP EP 计数脉冲 ∧ ∧ CP CP L D D L D D R D D R D D 2 1 2 1 3 0 3 0 D D D D 1 清零脉冲 & G3 利用置位端构成十进制 利用清零端实现24进制 0010，0100即计数到[24]D时马上强制清零，又从0开始，即计数循环为[0]D~[23]D 1001即到[9]D时置数端有效，等下一个脉冲到来时把0000输入，即计数循环为[10]D EWB仿真：161构成24进制计数器

  46. 数字电路的时计数、译码、显示电路

  47. 小结（级联的多种形式） 1.级联可以利用集成计数器的进位/借位端。 2.级联可以利用集成电路的输出端去控制前一级电路的使能端，实现后级一个计数循环前级才计数一次。 3. 用计数器的输出信号Q3、Q2、Q1、Q0产生一个进位/借位给前一级当计数脉冲，实现级联。

  48. 想一想： • 1.用置数法和清零法在实现何种计数循环时比较有优势？如果4位2进制计数值想从0011至1001，最好选用哪一种方法？ • 2.用MP3，CD机听歌时，进行选曲和循环播放的原因可能是什么？

  49. 6．3．4计数器应用举例 • 1. 测量脉冲信号的频率 测量脉冲频率的框图 测量原理示意图

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