第三章存储系统

第三章存储系统 • 存储器概述 • 随机读写存储器 • 只读存储器和闪速存储器 • 高速存储器 • cache存储器 • 虚拟存储器 • 存储保护

3.3 只读存储器和闪速存储器 3.3.1 只读存储器 1. ROM的分类　　只读存储器简称ROM，它只能读出，不能写入。它的最大优点是具有不易失性。

2. 光擦可编程只读存储器(EPROM) (1) 基本存储元电路 +25 V 写入0时的工作过程 0

(2) EPROM实例 Intel 2716

根据给定条件，选用EPROM：8K×8位芯片1片。SRAM：8K×8位芯片3片，2K×8位芯片1片。根据给定条件，选用EPROM：8K×8位芯片1片。SRAM：8K×8位芯片3片，2K×8位芯片1片。【例3】主存地址空间分布如图所示。P.93 ROM：0000 0000 0000 0000——0001 1111 1111 1111 8K RAM：0010 0000 0000 0000——0011 1111 1111 1111 8K 0100 0000 0000 0000——0101 1111 1111 1111 8K 0110 0000 0000 0000——0111 1111 1111 1111 8K 11111000 0000 0000——11111111 1111 1111 2K

111 000 001 010 011 MREQ 主存储器逻辑框图

3.3.2 闪速存储器 1. 闪速存储器闪速存储器是一种高密度、非易失性的读/写半导体存储器。它有以下特点： • 固有的非易失性 • 廉价高密度 • 可直接执行 • 固态性能它突破了传统的存储器体系，改善了现有存储器的特性。表3.3（P.94）说明闪存的读出数据传输率最高。

2. 闪速存储器的逻辑结构及工作原理 双向数据总线 DQ0-DQ7 28F256A逻辑方框图电擦除重新编程地址总线A0-A14 写保护

3. 闪速存储器与CPU的连接

具有闪速存储器的系统存储结构

3.4 高速存储器 加速CPU和存储器之间有效传输的特殊措施： • 采用更高速的主存或增加主存的字长 • 采用并行操作的双端口存储器 • 在CPU和主存之间插入一个高速缓冲存储器 • 在每个周期中存取几个字

3.4.1 双端口存储器 1. 双端口存储器的逻辑结构同一个存储器具有两组相互独立的读写控制线路，是一种高速工作的存储器。它属于并行存储器，采用空间并行技术。

双端口存储器的工作原理 输入地址2 输入地址2 输入地址1 输入地址1 输入地址2 输入地址3 “1” “0” 2K×16位双端口存储器IDT7133

2. 无冲突读写控制 当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制和输出驱动控制。 P.99 表3.5　　无冲突读写控制

3. 有冲突的读写控制  当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY非标志。由片上的判断逻辑决定对哪个端口优先进行读写操作，而暂时关闭另一个被延迟的端口。

1.CE判断：地址匹配先于CE有效，片上的控制逻辑在CEL和CER之间进行判断来选择端口。1.CE判断：地址匹配先于CE有效，片上的控制逻辑在CEL和CER之间进行判断来选择端口。 2.地址有效判断：CE先于地址匹配有效，片上的控制逻辑在左、右地址间进行判断来选择端口。 P.99 表3.6　左、右端口读写操作的功能判断

3.4.2 多模块交叉存储器 1. 存储器的模块化组织 交叉存储器实质上是一种模块式存储器，它能并行执行多个独立的读写操作，属于并行存储器，采用时间并行技术，采用线性编址。两种编址方式：顺序方式交叉方式

顺序组织方式 5位地址寄存器字低三位选择字模块高两位选择块可靠性高可扩展性好带宽受限

交叉组织方式 模块低两位选择快字高三位选择字 5位地址寄存器多模块流水式并行存取

2. 多模块交叉存储器的基本结构 存储器地址交叉的方式：采用模除的方法，即二进制地址的低位表示该单元所在的模块。每个模块各自以等同的方式与CPU传送信息。CPU同时访问四个模块，由存储器控制部件控制它们分时使用数据总线进行信息传递。这是一种并行存储器结构。

用定量分析方法证明交叉存储器带宽大于顺序存储器带宽用定量分析方法证明交叉存储器带宽大于顺序存储器带宽交叉方式存储器带宽 W1 = 1/t1 = 1/(2m-1)τ 顺序方式存储器带宽 W2 = 1/t2 = 1/m2×τ （交叉存取度：m=T/τ）【例4】（P.102）请同学们自己研究

3.4.3 相联存储器 1. 相联存储器的基本原理  相联存储器的特点：按内容寻址 KEY，DATA KEY是地址，DATA是被读写信息

2. 相联存储器的组成 相联存储器不是按地址而是按内容访问的存储器，在cache中用来存放行地址表，在虚拟存储器中用来存放段表、页表和快表。在这两种应用中，都需要快速查找。

3.5 cache存储器 3.5.1 cache基本原理 1. Cache的功能

Cache是解决CPU和主存之间速度不匹配问题的一项重要技术。Cache是解决CPU和主存之间速度不匹配问题的一项重要技术。 CPU与存储器系统的关系

2. cache的基本原理 Cache的理论基础：程序访问的局部性原理。

3. cache的命中率 在一个程序执行期间，设Nc表示cache完成存取的总次数，Nm表示主存完成存取的总次数，h定义为命中率，则有　　　　　　　　　　　 Nc h= ———— Nc+Nm

tc—命中时的cache访问时间 tm—未命中时的主存访问时间 1-h—未命中率 ta—cache/主存系统的平均访问时间 ta=htc+(1-h)tm

r=tm/tc—主存慢于cache的倍率 e=tc/ta—访问效率命中率h与程序的行为、cache的容量、组织方式、块的大小有关。

【例3.3】某计算机系统的内存储器由 cache和主存构成，cache的存取周期为45纳秒，主存的存取周期为200纳秒。已知在一段给定的时间内，CPU共访问内存4500次，其中340次访问主存。问：(1) cache的命中率是多少？(2) CPU访问内存的平均时间是多少纳秒？(3) Cache-主存系统的效率是多少？

3.5.2 主存与cache的地址映射 地址映射就是应用某种方法把主存地址定位到cache中，从而把主存块放到cache中相应的位置。　　地址映射方式有： • 全相联方式 • 直接方式 • 组相联方式

1. 全相联映射方式 主存的每一块都可映射到cache的任意一行中。

优点是可使主存的一个块直接拷贝到cache中的任意一行上，非常灵活，不易产生冲突。优点是可使主存的一个块直接拷贝到cache中的任意一行上，非常灵活，不易产生冲突。全相联映射的检索过程缺点是比较器电路复杂，难于设计和实现，因此只适合于小容量cache采用。

2. 直接映射方式 主存的每一块只可映射到cache的特定一行中。cache的行号i和主存的块号j有如下函数关系：i=j mod m　　（m为cache中的总行数）

优点是硬件简单，成本低。因此适合大容量cache采用。优点是硬件简单，成本低。因此适合大容量cache采用。直接映射的检索过程缺点是每个主存块只有一个固定的行位置可存放,容易产生冲突。

3. 组相联映射方式 将cache分成u组，每组v行，主存块存放到哪个组是固定的，至于存到该组哪一行是灵活的，即有如下函数关系： m＝u×v　组号　q＝j mod u

组相联映射的检索过程 组相联映射方式中的每组行数v一般取值较小，这种规模的v路比较器容易设计和实现。而块在组中的排放又有一定的灵活性，冲突减少。

3.5.3 替换策略 • 尽量保存最新数据。 • 使用全相联、组相联方式时，就会用到替换策略或是替换算法。 • 常用替换算法： • 最不经常使用(LFU)算法 • 近期最少使用(LRU)算法 • 随机替换

LFU算法 LRU算法 Pi=0 Pk=Pk+1 （i=k） Min{Pi} Pj=0 Pi Pk=0 （i=k） Pi=Pi+1 （i≠k） Max{Pi}

3.5.4 cache的写操作策略 cache的数据一致性维护策略。 • 写回法当CPU写cache命中时，只修改cache的内容，而不立即写入主存；只有当此行被换出时才写回主存。 • 全写法当写cache命中时，cache与主存同时发生写修改，当写cache未命中时，直接向主存进行写入。 • 写一次法写命中与写未命中的处理方法与写回法基本相同，只是第一次写命中时要同时写入主存。

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