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EDA 技术 实用教程. 第 11 章 EDA 工具软件接口. 11.1 EDA 软件接口流程. VHDL 文本编辑. VHDL 仿真. VHDL 文本编辑 SYNPLIFY FPGAEXPRESS FPGA COMPILERII LEONARDO ………. 综合. 1 、行为 仿真 2 、功能 仿真 3 、 时序仿真. FPGA/CPLD 适配. 逻辑综合器. 结构综合器. FPGA/CPLD 器件和电路系统. 时序与功能 门级仿真. FPGA/CPLD 编程下载. 图 11-1 EDA 工程接口流程.
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EDA技术实用教程 第11章 EDA工具软件接口
11.1 EDA 软件接口流程 VHDL文本编辑 VHDL 仿真 VHDL文本编辑 SYNPLIFY FPGAEXPRESS FPGA COMPILERII LEONARDO ……… 综合 1、行为仿真 2、功能仿真 3、时序仿真 FPGA/CPLD 适配 逻辑综合器 结构综合器 FPGA/CPLD 器件和电路系统 时序与功能 门级仿真 FPGA/CPLD 编程下载 图11-1 EDA工程接口流程
11.2 Synplify与MAX+plusII的接口 1. 输入设计 图11-2 Synplify Pro启动后界面
11.2 Synplify与MAX+plusII的接口 1. 输入设计 图11-3 Synplify新建项目对话框
11.2 Synplify与MAX+plusII的接口 2. 选择合适的目标器件 3. 综合前控制设置 4. 综合 5. 结果检测
11.2 Synplify与MAX+plusII的接口 图11-4 Synplify的RTL 级原理图
11.2 Synplify与MAX+plusII的接口 图11-5 Synplify的综合后门级电路图
【例11-1】 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt4 is port (d : in std_logic_vector (3 downto 0); ld, ce, clk, rst : in std_logic; q : out std_logic_vector (3 downto 0)); end cnt4; architecture behave of cnt4 is signal count : std_logic_vector (3 downto 0); begin process (clk, rst) begin if rst = '1' then count <= (others => '0'); elsif rising_edge(clk) then if ld = '1' then count <= d; elsif ce = '1' then count <= count + 1; end if; end if; end process; q <= count; end behave;
11.2 Synplify与MAX+plusII的接口 6. 设定EDF文件为工程。 7. 选定EDF文件来源。 图11-6 Synplify的综合后门级电路图
11.2 Synplify与MAX+plusII的接口 8. 选定目标器件 9. 编译适配 图11-7 Synplify 与Altera接口流程
11.3 Synplify与ispEXPERT Compiler的接口 接口步骤如下： （1）生成EDIF网表文件。 （2）ispEXPERT Compiler设置。
（2）ispEXPERT Compiler设置。 图11-8 建立新工程对话框
（2）ispEXPERT Compiler设置。 图11-9 设定阅读Synplify的EDF文件
11.3 Synplify与ispEXPERT Compiler的接口 （3）读入EDIF文件。 图11-10 选择适配目标器件对话框
11.3 Synplify与ispEXPERT Compiler的接口 （4）选定目标器件。 （5）引脚锁定。 图11-11 芯片引脚锁定对话框
11.3 Synplify与ispEXPERT Compiler的接口 （6）编译适配 （7）生成仿真文件。 （8）编程下载。 图11-12 在系统编程下载窗口
11.4 ModelSim与MAX+plusII的接口 ModelSim支持下列语言标准： IEEE VHDL’87和’93标准： IEEE Std. 1076-’87 & ‘93。 VHDL VHDL多值逻辑系统标准：IEEE 1164-1993。 VHDL标准数学程序包： IEEE 1076.2-1996。
ModelSim支持下列语言标准： Verilog IEEE Verilog标准： IEEE 1364-’95。 IEEE Verilog2001标准：IEEE1364-2001（部分支持）。 OVI Verilog LRM 2.0（大部分支持。OVI：Open Verilog International）。 PLI 1.0 （PLI：Programming Language Interface）。 VCD （Value Change Dump）。 Verilog
ModelSim支持下列语言标准： VITAL2.2b 和 VITAL’95 （IEEE 1076.4-1995）。 VITAL VITAL 2000。 SDF（Standard Delay Format，标准延迟格式） SDF标准：SDF 1.0～3.0。
以前节的cnt4.vhd为例讲述RTL级功能仿真过程： （1）启动ModelSim 工具栏 命令窗口 工作区 图11-13 ModelSim的启动界面
以前节的cnt4.vhd为例讲述RTL级功能仿真过程： 2. 建立仿真工程项目 图11-14 ModelSim的Create Project对话框
以前节的cnt4.vhd为例讲述RTL级功能仿真过程： （3）编译仿真文件。 图11-16 ModelSim编译时的提示信息
以前节的cnt4.vhd为例讲述RTL级功能仿真过程： （4）装载仿真模块和仿真库。 图11-17 装载设计模块
以前节的cnt4.vhd为例讲述RTL级功能仿真过程： （5）执行仿真。
11.4 ModelSim与MAX+plusII的接口 用MAX+plusII对Cnt4.vhd进行综合和适配，再用适配后的网表文件导入到ModelSim的仿真环境中进行门级时序仿真。步骤如下： （1）MAX+plusII编译前设置。 图11-20 ModelSim的Create Project对话框 图11-21 输出网表文件设置
（1）MAX+plusII编译前设置。 图11-22 Compiler子窗口界面
（2）生成仿真文件。 图11-22 Compiler子窗口界面
用MAX+plusII对Cnt4.vhd进行综合和适配，再用适配后的网表文件导入到ModelSim的仿真环境中进行门级时序仿真。步骤如下：用MAX+plusII对Cnt4.vhd进行综合和适配，再用适配后的网表文件导入到ModelSim的仿真环境中进行门级时序仿真。步骤如下： （3）在ModelSim中作编译前设置。 （4）仿真。 下面将介绍另一种延时信息附加方式的仿真，即附加标准延时文件，（Standard Delay File）SDF2.1文件。仿真操作如下： （1）MAX+plusII输出文件设定。
下面将介绍另一种延时信息附加方式的仿真，即附加标准延时文件，（Standard Delay File）SDF2.1文件。仿真操作如下： （2）建立VITAL库。 图11-24 建立VITAL库
下面将介绍另一种延时信息附加方式的仿真，即附加标准延时文件，（Standard Delay File）SDF2.1文件。仿真操作如下： （3）编译库文件。 图11-25 ModelSim的Compile HDL Source Files 对话框
下面将介绍另一种延时信息附加方式的仿真，即附加标准延时文件，（Standard Delay File）SDF2.1文件。仿真操作如下： （4）导入SDF文件。 图11-26 ModelSim对cnt4的部分仿真波形
11.5 从 MAX+plusII向QuartusII 转换 从MAX+plusII向QuartusII某些文件的转换如下： MAX+plusII下设计的图形设计文件（Graphic Design File ，*.gdf）可以在QuartusII中被打开，不能在QuartusII中进行修改，不过可以存为QuartusII下的原理图文件Block Design Files（.bdf）。 MAX+plusII的元件文件（Symbol File ，*.sym），同gdf文件一样可以在QuartusII中打开，但不可修改、可另存为QuartusII下的原理图元件文件Block Symbol Files（.bsf）。
11.5 从 MAX+plusII向QuartusII 转换 从MAX+plusII向QuartusII某些文件的转换如下： MAX+plusII的波形编辑器文件（Simulator Channel File ，*.scf），不能在QuartusII中打开，不过在MAX+plusII中可以导出表格文件Table File （.tbl），而QuartusII可以读入tbl文件，转换为向量波形文件Vector Waveform File （.vwf）。tbl文件是一个文本文件，文件格式属于向量文件Vector File (.vec)格式，可以把tbl文件的后缀直接改为vec。而Vector File可以被MAX+plusII、QuartusII两者读取。
实 验 实验11-1 EDA工具接口实验 （1）实验目的：了解MAX+plusⅡ与Synplify的接口方式，用Synplify辅助设计。 （2）实验内容1：按照11.2节所述内容和步骤，按Synplify与MAX+plusII的接口流程，完成cnt.vhd的Synplify综合、EDIF文件导入、硬件测试。 （3）实验内容2：试用Syuplify对第10章中例子进行综合，分析与用MAX+plusII综合的不同。 （4）实验报告：叙述Synplify与MAX+plusII的接口流程，给出详细实验报告。
