뇌정보처리 메커니즘에 기반한 시각칩 개발

1. 뇌정보처리 메커니즘에 기반한시각칩 개발 신장규*, 윤의식** *경북대학교 전자전기컴퓨터학부 ** KAIST 전자전산학과

2. 시각 칩 • 목표 : • 윤곽선 검출 시각칩 개발(256*256) • 움직임 검출 시각칩 개발(256*256) • 256*256 윤곽선 검출 시각 칩(저전력, 광적응, 국소적응 개념 도입, 응용기술 개발) • 256*256 움직임 검출 시각 칩 (이동 물체 탐지 및 추적 용도, 응용기술 개발) 1차년도 2001 • 윤곽선 검출 시각칩 • 256*256 어레이의 설계 • 시각칩의 제조 및 특성평가 • 움직임 검출 시각칩 • 물체추적 알고리즘의 효율적 구현을 위한 하드웨어의 구현 윤곽선 검출 시각 칩 설계 움직임 검출 시각 칩 개발 2차년도 2002 윤곽선 검출 시각 칩 제조 및 평가 움직임 검출 기능 구현 3차년도 2003 윤곽선 검출 칩 응용기술 개발 움직임 검출 칩 응용기술 개발

3. 연구내용–윤곽선 검출 시각칩 • APS(Active Pixel Sensor)구조를 이용한 윤곽 검출 시각칩(1*20)의 설계 • 수광 다이오드의 면적 감소 • 전압모드로 동작하는 국소 광적응 윤곽검출 시각칩(100*100)의 설계 • S/N비 향상 • 신호처리 용이 • 256*256 화소수의 윤곽검출 시각칩의 설계 • 12월중 제작완료 예정

4. 연구결과(1)APS구조를 이용한 윤곽검출 시각칩의 설계 • 작은 입력 광전류신호를 큰 전압신호로 변화시킨 후 회로를 구동 • 노출시간(reset 후 discharging 되는 시간)을 조절하여 광강도와 관계없이 윤곽검출 가능 • 평활 MOSFET가 linear region에서 동작되기에 gate 전압조절이 용이함 • APS구조를 채택함으로써 큰 면적의 광다이오드가 불필요 • photodiode의 junction capacitance를 이용

5. APS구조를 이용한 윤곽검출시각칩의 설계 평활MOSFET 전류-전압 변환부 Figure 1 Unit pixel circuit

6. APS구조를 이용한 윤곽검출시각칩의 설계 Figure 2 Simulation result(background=100 fA)

7. APS구조를 이용한 윤곽검출시각칩의 설계 • 1.5 um MPC standard CMOS process 이용 • 5 V bias • Chip size • 3 mm * 3 mm • Unit pixel size • 100 um * 160 um • 1-Dimensional 20개 array • 11월중 제작완료 예정 Figure 3 Whole chip layout

8. 연구결과(2)전압모드로 동작하는 국소 광적응윤곽검출 시각칩의 설계 • Logarithmic circuit 사용 • Dynamic range 100 dB 이상 • Logarithmic circuit 전압변화 : source follower 1 & 2의 입력 • source follower1(S/F 1) • 평활MOSFET • 입력 광전류 공간평활 • source follower 2(S/F 2) • 입력 광전류 전달 • Differential amplifier를 사용 • S/F 1 & 2 신호의 차를 출력 평활MOSFET Source follower 1 Source follower 2 Figure 4 Unit pixel circuit

9. 전압모드로 동작하는 국소 광적응윤곽검출 시각칩의 설계 • P • Unit pixel circuit • R • 평활 MOSFET • Row and column decoder • NOR 로 구성 • HD : decoder output • HD : inverted decoder output • T • Transmission gate • D • Differential amplifier Figure 5 Block diagram

10. 전압모드로 동작하는 국소 광적응윤곽검출 시각칩의 설계 Figure 6 Simulation result

11. 전압모드로 동작하는 국소 광적응윤곽검출 시각칩의 설계 • Hynix 0.35 um 2-poly 4-metal standard CMOS process 사용 • 3.3 V bias • Chip size • 4mm * 4mm • Unit pixel size and fill factor • 25 um * 30 um • 40 % • 100*100 pixels • 12월중 제작완료 예정 Figure 7 Whole chip layout

12. 연구결과(3)256*256 화소수의 윤곽 검출 시각칩의 설계 평활MOSFET • Logarithmic circuit • Dynamic range 100 dB 이상 • Photodiode cathode부분의 전압변화를 이용하여 윤곽검출 • Current output mode • Current to voltage by differential amplifier @ final stage Figure 8 Unit pixel circuit

13. 256*256 화소수의 윤곽검출 시각칩의 설계 • P : unit pixel circuit • 8by256 row and column decoder • 전압출력을 위한 differential amplifier Figure 9 Block diagram

14. 1pA 10pA 1pA 100pA 1pA 1nA 1pA 256*256 화소수의 윤곽검출 시각칩의 설계 Figure 10 Simulation result

15. 256*256 화소수의 윤곽검출 시각칩의 설계 • Anam 0.25 um standard CMOS process 사용 • 2.5 V bias • Chip size • 4 mm * 4 mm • Unit pixel size and fill factor • 12.58 um * 12.58 um • 45 % • 256*256 pixels • 12월중 제작완료 예정 Figure 11 Whole chip layout

16. 연구내용–움직임 검출 시각칩 • 새로운 구조의 화소구조 개발 • CMOS 공정에서 발생하는 문제 • 누설전류의 증가 • 적색파장 응답도 감소 • 감도(Sensitivity) 감소 • 양자 효율(Quantum Efficiency) • 변환 이득 (Conversion Gain) • 따라서, 이를 개선할 수 있는 새로운 구조 제안

17. 연구내용 • 빛의 파장에 따른 양자효율 변화 CMOS 공정기술의 진보에 따라 포토 다이오드 소자는 점점 더 표면 가까이에 위치하게 되고 이에 따라 적색파장 응답이 감소하게 됨 Figure 12 Q.E. with wavelength

18. 연구내용 • 변환이득 (Conversion Gain) • Photodiode 의 capacitance 에 반비례 • 고급 공정일수록 photodiode의 capacitance가 증가 • 회로적으로 photodiode의 capacitance를 줄이는 새로운 화소구조 개발이 필요

19. vdd cbus reset rsel vb n-well STI p+ n+ STI p+ p-sub 연구결과-새로운 화소구조 제안 • 새로운 화소 개발 • 양자 효율 증가 • 상층부의 p+/n-well photodiode와 하층부의 n-well/p-sub diode에서 발생하는 광전하를 모두 수집하여 넓은 파장영역에서 수광효율을 넓힘 • 변환이득 증가 • Feed-back 구조로서 수광영역의 capacitance를 감소시켜 변환이득 증가(약 2배) Figure 13 New pixel structure

20. 연구결과-Test chip design • Test chip 설계 • 0.16um 공정 • 4 개의 256*256 array 및 test pattern • 제안된 화소를 기반으로 제작한 센서와 움직임 검출을 위한 신호처리부를 집적하는 연구 수행중 Figure 14 Test chip layout