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パイプラインプロセッサ設計によるプロセッサデバッガの評価

パイプラインプロセッサ設計によるプロセッサデバッガの評価. 高性能計算研究室 M1 　井手　純一 2008/7/30. 研究目的. 発表内容. パイプラインプロセッサの設計 　　－　ハザードと解決手法 パイプラインプロセッサの検証と評価 プロセッサデバッガの評価 まとめと今後の課題. 卒業研究の続き 　－　パイプラインプロセッサ設計 プロセッサデバッガの評価. IF. ID. EX. MEM. WB. M U X 1. ハザード検出. CU. ADD. ADD. imm. ＋１. M U X 2. rs. RF. IM.

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パイプラインプロセッサ設計によるプロセッサデバッガの評価

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  1. パイプラインプロセッサ設計によるプロセッサデバッガの評価パイプラインプロセッサ設計によるプロセッサデバッガの評価 高性能計算研究室 M1　井手　純一 2008/7/30

  2. 研究目的 発表内容 • パイプラインプロセッサの設計 　　－　ハザードと解決手法 • パイプラインプロセッサの検証と評価 • プロセッサデバッガの評価 • まとめと今後の課題 • 卒業研究の続き 　－　パイプラインプロセッサ設計 • プロセッサデバッガの評価

  3. IF ID EX MEM WB M U X 1 ハザード検出 CU ADD ADD imm ＋１ M U X 2 rs RF IM DM rt ALU PC M U X 5 M U X 3 M U X 4 rd フォワーディングユニット

  4. データハザードと制御ハザード • データハザード 　　－　RAW(Read After Write)ハザード ストール • 制御ハザード 　　－　分岐によるハザード ･条件確定がEXステージ ストール

  5. ハザードの解決手法1 • データハザード 　　－　フォワーディング(EXステージのMUXを利用） • 制御ハザード • 　　－　分岐条件を待たずに実行 ・分岐する場合後続命令をフラッシュ ・分岐しない場合は遅れ無し

  6. ハザードの解決手法2 • ストールでの解決1 • 　－　ロード遅延 M U X 2 DM ALU M U X 3 • ･$1はDMから出力 • フォワーディング不可能 M U X 4 フォワーディングユニット ･IFステージをストール

  7. ストールでの解決2 $1の値格納 ･　$1の値は6クロック目の立ち上がりで格納 　　－　フォワーディング不可 　　－　命令4のIDステージをストール

  8. パイプラインプロセッサの評価 ◆クロックサイクル数 ◆動作周波数とCPI ・パイプラインはシングルの約1.9倍、マルチはシングルの約3.1倍 ・パイプラインがプログラムの処理速度が一番速い

  9. プロセッサデバッガの評価 ◆スライス数におけるFPGA使用率(%) • 考察 － MONIマルチでは使用率残り1% 　－ MONIはSARISの約2倍の命令が用意されている 　－ 32bit以上の命令セットでのプロセッサ設計では実機検証が難しい 　－ プロセッサデバッガの他のボードでの対応が必要

  10. 今後の課題 まとめ • パイプラインプロセッサの設計 • パイプラインプロセッサの検証と評価 • プロセッサデバッガの評価 • パイプラインプロセッサの性能向上 • プロセッサデバッガの拡張

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