반도체 테스팅

1. 반도체 테스팅 • 칩과 시스템의 동작 정확성의 검증 • 테스트 장비 • 테스트 패턴 생성 • 테스트를 고려한 설계 • 급격한 테스트 비용의 증가 원인 • 디지털 회로 및 시스템의 복잡도 증가 • 고품질의 테스트 장비의 필요성 증대 • 테스트 패턴 생성 시간의 증가 • 내장된 설계, 주문형 반도체, 그리고 멀티칩 모듈의 사용 증가 • 혼합 신호 설계 사용 증가 등

2. 반도체 테스팅 ATPG Fault Simulation Test Methodology Fault Modeling Fields BIST (Built-In Self-Test) DFT (Design for Testability)

3. CAD • Computer-Aided Design • 초기 회로 설계 및 시뮬레이션 • 필요한 집적회로의 레이아웃 설계 • Post-Layout 시뮬레이션 • 테스트 벡터 생성 • 설계 소프트웨어 고려 사항 • 동작 및 아키텍쳐 수준의 합성 • 기능적 및 게이트 수준 합성 • 물리적 설계 소프트웨어 • 테스트에 필요한 툴의 확보

4. CAD • 설계 검증 • 논리 시뮬레이션 • 타이밍 시뮬레이션 • 하드웨어 가속 • 합성 • 고수준 합성 • 논리 합성 • 테스트 합성 • 모델링 • 디지털 시스템 모델링 • 자동 모델 생성

5. ASIC Design Flow

6. ASIC Design Flow

7. 메모리 테스트의 Issue • 효율적인 테스트 알고리듬 개발 • 메모리의 대용량화 • 검사 시간 및 비용 절감 • Built-In Self Test • 오버헤드 최소화 • 정적 고장 모델 및 동적 고장 모델 고려 • Transparent BIST Architecture의 개발 • 테스트 시간 단축 • 병렬 기법을 통한 테스트 시간 단축 • 고장 위치 판별 알고리듬 개발 • 전류 테스트 방법론 개발

8. 메모리 고장 모델/알고리듬 • March 알고리듬 • MATS : some AFs, SAFs • MATS+ : AFs, SAFs • Marching1/0 : AFs, SAFs, TFs • MATS++ : AFs, SAFs, TFs • March X : AFs, SAFs, TFs, CFins • March C- : AFs, SAFs, TFs, CFins, CFids • March A : AFs, SAFs, TFs, CFins, Linked CFids • March Y : AFs, SAFs, TFs, Linked CFins • March B : AFs, SAFs, TFs, CFins, Linked CFids, TFs linked with CFids • 고장 모델 • Address decoder fault: AF • Stuck-at-fault: SAF • Stuck-open fault: SOF • Transition fault: TF • Coupling fault: CF • Dynamic Fault Model • Sense amplifier recovery fault • Write recovery fault • Data retention fault: DRF

9. 메모리 BIST • 대용량 고집적화 • 내장된 메모리 • 테스트 복잡도 증가 • Solution : 메모리 BIST • 메모리 BIST 과제 • 자동 BIST CAD tool 개발 • 오버헤드 최소화 • 다양한 고장 모델 사용 • Burn-In 테스트` 기본적인 메모리 BIST 구조

10. Transparent Testing 알고리듬/구조 • 주기적인 SRAM의 테스트의 문제점 • 테스트 후 원래 데이터 보존을 위한 여분의 SRAM 필요 • 칩에 내장된 SRAM의 경우에 테스트가 더욱 어려움 • 장점 • 원래 데이터를 테스트에 이용 → 데이터 보존 용이 • 내장된 SRAM에 대해서도 쉽게 적용 가능 • 단점 • 테스트 시간의 증가 • 하드웨어 오버헤드의 증가 • aliasing으로 인한 Error Masking 발생 Transparent메모리 BIST 구조

11. Dynamic Power Supply를 이용한 테스트 • Dynamic Power Supply Current • provide a window of observability into the switching behavior of circuits • Fully CMOS 6-transistor SRAM cell • No current flows at steady state • Any time a cell switches state, a measurable dynamic power supply current is established • Transition write • A write operation whereby the data written into a cell differs from the data already in the cell • Non Transition Write • A write operation whereby the data written into a cell is identical to the data already in the cell • Faulty Cell • Transition write on faulty cell may not establish Dynamic Current Pulse • Non Transition Write or Read on Faulty cell may establish Dynamic Current Pulse

12. Dynamic Power Supply를 이용한 테스트 • 전류 테스트의 장점 : • 절반 이하의 테스트복잡도 • 검출하기 힘든 고장 검출 가능 • Example :  (w0);(w1, r1);(w0);(w1);(w0, r0) M0 M1 M2 M3 M4 수정된 알고리듬 • 7n 의 동작 = March B(17 n 의 복잡도) • 연계된 반전 결합 고장, Destructive read out, 회로의 기능에 영향을 미치지 않는 몇몇 단락, 개방 고장 등을 추가로 검출 전체 BIST 구조

13. ASIC Design • HDTV용 후단처리를 위한 아키텍쳐 설계 • 기능 : YUV/RGB 변환, 블록효과 제거, 포맷변환, 감마보정 • 요구사항 : 실시간 처리, 적은 메모리의 사용, 단일 칩 구현 • 구현 시 문제점 • 영상 데이터의 비약적 증가 • 신호 처리 시 빈번한 메모리 접근 요구 • 사용된 문제점 해결 방안 • 빠른 영상 신호 처리를 위해 • 파이프라인 아키텍쳐 사용 • 계수 보정을 통해서 실수를 정수로 근사화 • 곱셈 연산을 가능한 범위에서 쉬프트 동작으로 구현 • 부스 알고리듬을 이용한 곱셈기 구현 • 빠른 덧셈기 사용 • 메모리의 분할과 스케쥴링 기법 사용

14. ASIC Design • ABR 서비스 엔진의 아키텍처 설계 및 구현 • ATM 교환기의 ABR서비스를 제공하기 위한 엔진 설계 • EFCI marking, Relative Rate (RR) marking, Explicit Rate (ER) marking 기능을 일괄적으로 처리하는 고성능 ABR 흐름 제어 알고리듬 개발 • 흐름을 제어 하여 queue의 크기를 일정하게 유지한다. • 개발되는 ABR 흐름제어 알고리듬을 바탕으로 ABR 서비스 엔진의 최적 아키텍처를 개발

15. ASIC Design • ABR 서비스 엔진의 아키텍처 설계 및 구현 • 알고리듬의 정확성을 유지하기 위한 부동 소수점 연산기 설계 • 부동 소수점 곱셈기 나눗셈기 덧셈기 설계 • ABR 서비스 엔진은 n estimation unit, ER engine, cell decoder/encoder부분으로 구성됨 • n estimation unit • queueing에 관계된 커넥션 • 수를 계산한다. • Cell decoder/encoder • RM cell과 data cell를 구분하고 • CRC decode와 encode를 한다. • ER engine • RM cell에 새로 갱신할 • ER값을 계산한다.

16. 비동기 회로 • 비동기 회로 • 동기 회로와는 달리 전역 클럭이 없는 회로 • 핸드쉐이킹에 의한 동작 Data Request Acknowledge

17. 비동기 회로의 테스트 • 비동기 회로의 장점 • 동작 하지 않는 부분의 전력 소모가 없다 • worst case 설계가 아니므로 속도가 빠르다 • 전역 클럭이 없으므로 클럭 skew 문제가 없다 • 테스트 난점 • 전역 클럭이 없어 회로 전체의 제어가 쉽지 않다 • 상태 유지 소자를 많이 갖고 있다 • 회로 고장시 hazards와 races를 갖게 되어 검출이 힘들다

18. 비동기 회로 테스트 • 테스트 용이점 • 지역적인 핸드쉐이크 선 상의 고착 고장은 모듈을 무기한 기다리게 하여 쉽게 검출 • 연구 내용 • 마이크로파이프라인의 경로 지연 고장 검출 방안 • 테스트 방법의 동기 회로 적용 방안 • 스캔 래치의 구조 연구

19. JTAG IEEE 1149.1 • 보드 수준 테스트의 문제점 • BGA 패키징 • Chip-Scale 패키징 • Fine-Pitch Leads • 보드 위의 연결선 노드에 대한 물리적 접근 가능성의 감소 • 해결 방안 • 보드 위의 칩의 핀들의 값에 대한 완벽한 전기적 접근성을 부여하는 새로운 표준 테스트 프로토콜의 선정

20. Split Group Walking Sequence • 워킹 시퀀스를 분할함으로써 효율적인 상호연결 테스트 가능 • 두개의 네트사이에서의 고장에 대한 confounding 고장 증후 방지

21. At-Speed Interconnect Testing 보드 연결선의 동적고장은 At-Speed경계 주사 테스트로 검출

22. ATPG • ATPG 정의 회로를 테스트하기 위한 테스트 패턴을 자동으로 생성하는 과정 • ATPG 종류 • 무작위 테스트 패턴 생성 임의로 패턴을 가해 테스트 생성 • 결정론적 방법에 의한 테스트 패턴 생성 특정한 알고리듬에 의한 테스트 생성

23. ATPG • ATPG 과정 • 테스트할 회로를 읽어 들임 • 읽어 들인 회로에 고장을 삽입 • 고장의 영향을 유발 시킴(Fault Excitation) • 고장의 영향을 전파 시킴(Fault Propagation) • 생성된 테스트 패턴을 가능한 적게 압축시킴

24. ATPG • ATPG의 연구 목표 • 적은 패턴으로 높은 고장 검출율을 달성할 수 있는 테스트 패턴 생성 • 빠른 시간 내에 적은 메모리 사용으로 양질의 패턴 생성 • Computer Systems Lab. 에서의 ATPG 연구상황 • Sequential ATPG 순차회로에 대한 테스트 패턴 생성 • Delay ATPG 지연 고장에 대한 테스트 패턴 생성 • Iddq ATPG Iddq 테스트를 위한 테스트 패턴 생성 • 테스트 압축 생성된 테스트 패턴 압축

25. BIST Concept • BIST(Built-In Self-Test) • Built-In Test와 Self-Test의 개념이 합쳐짐 • 회로(chip, board, system)내에 자체 테스트 능력 내장 • Advantages of BIST • 쉬운 테스트 생성 • 칩의 동작 주파수에 의한 테스트 수행 가능 • 적은 테스트 소요시간 • 테스트 응답의 비교를 위한 부수적인 테스트 장비 불필요

26. BIST Architecture

27. BIST Researchesin Computer Systems Lab. • 연구 내용 • 높은 고장 검출율을 보장하는 새로운 패턴 생성기의 개발 • Aliasing을 최소화 할 수 있는 압축기법의 고안 • 면적 오버헤드를 최소화하기 의한 경계주사 기법의 적용 • 결정 패턴의 sampling 확률의 분산을 최소화하기 위한 weight set 계산 알고리듬의 연구

28. Delay Testing • Delay Test • 회로내의 Delay fault 유무를 판단하는 것 • Delay fault 란 • 반도체 제작 과정에서 생긴 고장으로, 회로의 동작 시간이 정해진 시간범위를 초과하는 것 • 신호가 회로상의 특정 경로를 지나는데 한계 이상의 시간이 걸리는 것

29. Delay Fault Model • Gate Delay Fault • fault가 회로내의 어느 한 게이트에 집중되어 있다고 가정한 fault model. • Path Delay fault • fault가 회로의 경로에 조금씩 분산되어 있다고 가정한 fault model.

30. Delay Test • 수행 중인 과제 • 주문형 반도체에 대한 지연 고장 테스팅과 지연고장 테스팅 용이화를 위한 설계합성에 관한 연구 • 연구 내용 • Delay Test 용이화를 위한 설계 • 순차 회로에서의 Test Pattern 생성 • SCAN 환경을 이용한 Delay Testing • Delay Test의 내장된 자체 테스트 회로 설계 반도체의 속도가 빨라짐에 따라 Delay Testing의 중요성이 점점 더 커지고 있답니다.