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第 4 章双稳态触发器

本章介绍双稳态触发器的电路结构、工作原理和动作特点，是了解、分析和设计时序逻辑电路工作机理的基础。双稳态触发器是具有输出状态受输入端数据控制、并能保持“ 0” 或者“ 1” 两个稳定状态的电路，它是构成时序逻辑电路的基本部件根据逻辑功能可以把双稳态触发器分成 RS 触发器、 JK. 触发器、 D 触发器、 T 触发器和 T′ 触发器。根据结构可以把双稳态触发器分成主从结构触发器、维持阻塞结构触发器等. 第 4 章双稳态触发器.  本章要点. 电路. 逻辑符号. 4.1 基本 RS 触发器. 4.1.1 与非门构成的基本 RS 触发器. 1 ． 电路组成及工作原理.

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第 4 章双稳态触发器

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  1. 本章介绍双稳态触发器的电路结构、工作原理和动作特点，是了解、分析和设计时序逻辑电路工作机理的基础。双稳态触发器是具有输出状态受输入端数据控制、并能保持“0”或者“1”两个稳定状态的电路，它是构成时序逻辑电路的基本部件根据逻辑功能可以把双稳态触发器分成RS触发器、JK本章介绍双稳态触发器的电路结构、工作原理和动作特点，是了解、分析和设计时序逻辑电路工作机理的基础。双稳态触发器是具有输出状态受输入端数据控制、并能保持“0”或者“1”两个稳定状态的电路，它是构成时序逻辑电路的基本部件根据逻辑功能可以把双稳态触发器分成RS触发器、JK 触发器、D触发器、T触发器和T′触发器。根据结构可以把双稳态触发器分成主从结构触发器、维持阻塞结构触发器等 第4章双稳态触发器 本章要点

  2. 电路 逻辑符号 4.1 基本RS触发器 4.1.1 与非门构成的基本RS触发器 1． 电路组成及工作原理 表示低电平触发 表示输出Q的取反

  3. 工作原理 初态（或称为旧态，原态） 次态（或称为新态） 置位端 触发器置1态或置位 0 1 1 0 1 0 1

  4. 1 置0态或复位 0 1 复位端 0 1 0 保持原态或存储状态 1 0 1 1 1 0 0 1 1 1 0 1

  5. 0 1 禁态 1 0 1 1 不定态 ？ 1 ？ 1

  6. 逻辑功能表 简化功能表 状态转换图

  7. 禁态 不定态 逻辑功能表 禁态 禁态

  8. 管脚图 功能表 由与非门构成的集成四基本RS触发器芯片74HC279简介

  9. 电路 逻辑符号 4.1.2 或非门构成的基本RS触发器 高电平有效

  10. 逻辑功能表 简化功能表 注：CD4043（CMOS）是四或非门构成RS触发器的集成芯片。

  11. 防抖电路 工作波形 4.1.3基本 RS触发器的特点及应用 基本RS触发器的特点是输入端状态直接影响输出端状态，所以基本RS触发器是其它触发器的组成部分之一，做为设置触发器的初态的控制端口 应用之一：防抖电路

  12. 时钟 CLK波形 4.2 时钟RS触发器 4.2.1 同步RS触发器 1．时钟触发器定义 在数字电子系统中，常常要求电路能按照一定节拍的控制来工作，如在两位数字时钟显示电路中，数字就是按照每秒钟的时间进行变化。这就需要一个节拍控制信号，我们把这个控制信号称为信号，也叫时钟脉冲（Clock Pulse），用CLK表示 将带有时钟控制触发的触发器统称为时钟触发器

  13. 电路 逻辑符号 2． 同步RS触发器的电路及工作原理 基本RS触发器

  14. 工作原理 ① CLK=0 1 0 保持原态 1

  15. ② CLK=1 0 0 1 1 1 1 1 1 1 0 0 1 1 1 0 0 1 1 1 0 1 1 0 0 1

  16. 功能表

  17. 状态转换图

  18. 时序图

  19. 特性方程 时钟触发器除了用功能表、状态转化图和时序图描述逻辑功能外，还可以利用特性方程。触发器的特性方程就是其输出次态与触发器的输入端数据和输出初态的逻辑关系式 。

  20. 同步RS触发器动作特点 由时序图看出，同步RS触发器在CLK=1期间，输出状态随输入状态改变而改变。

  21. 逻辑符号 电路 4.2.2 主从RS触发器 表示在CLK下降沿到来后触发

  22. 注意：主从触发器的状态相同 0 0 1 1 0 0 1 1

  23. 工作原理 主触发器保持状态不变，从触发器也保持原态不变 ① CLK=0 1 0 1 1

  24. 主触发器状态随输入S、R改变，但从触发器保持原态不变主触发器状态随输入S、R改变，但从触发器保持原态不变 ② CLK=1 1 1 0 1

  25. 主触发器状态不变，从触发器状态与主触发器新态相同主触发器状态不变，从触发器状态与主触发器新态相同 ③ CLK=1→ CLK=0 1 1 →0 0 →1 1

  26. 主从触发器的特点 主从RS触发器输出端状态的改变是在时钟脉冲下降沿发生的。其功能表、状态转换图、特性方程与同步RS触发器相同 【例1】输入端S、R和时钟脉冲CLK的波形如图所示，加到主从RS的输入端，设初态为1，画出主触发器和从触发器输出端的波形 。

  27. 解： 不定态 禁态

  28. 寄存器电路 4.2.3 时钟RS触发器的应用 时钟RS触发器可以作为存储器，即可以存储二进制数码

  29. 逻辑符号 电路 4.3 JK触发器 4.3.1 主从JK触发器 虽然主从RS触发器克服了同步RS触发器在CLK=1期间的输出状态不断随输入变化而变化，但仍然存在约束条件。为了使触发器输入数据不受约束，则将主从RS触发器的输出端反馈到输入端，构成了主从JK触发器。

  30. 1 0 0 1 主触发器的状态随JK变化 1 0

  31. 1． 主从JK触发器的工作原理 ① J=K=0 0 1 1 0 保持原态：

  32. ② J=0，K=1 1 0 0 1 0 0 1 0 1 0 1 1 1 1 1 0 1 0 0 1 0 1 保持原态 置0态 翻转

  33. ③ J=1，K=0 1 0 1 0 0 1 0 1 1 1 1 1 0 1 0 1 0 1 0 0 0 1 翻转 置1态 保持原态

  34. ④ J=1，K=1 1 0 1 1 0 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 0 0 1 0 1 0 1 翻转 计数状态 翻转

  35. 简化功能表 状态转换图 功能表 2． 主从JK触发器的功能表、状态转换图和时序图

  36. 干扰脉冲 干扰脉冲 【例2】 对于主从JK触发器，若时钟脉冲CP、J、K输入端的波形如图所示，设触发器的初态为“1”，试画出主、从触发器输出端Q主和的时序波形 解： 一次变化 一次变化 一次变化：在初态Q=0且CLK=1期间，J出现干扰脉冲会使触发器发生状态变化；在初态Q=1且CLK=1期间，K出现干扰脉冲也会使触发器发生状态变化。 1 0

  37. 功能表 管脚图 逻辑符号 置位端 主从JK触发器芯片74HC72简介 复位端

  38. 逻辑电路 逻辑符号 4.3.2 边沿JK触发器 为了提高主从JK触发器的抗干扰能力，克服一次翻转变化问题，出现了边沿JK触发器 触发脉冲下降沿翻转

  39. 边沿JK触发器的输出状态随输入改变只在脉冲下降沿到来的那一瞬间边沿JK触发器的输出状态随输入改变只在脉冲下降沿到来的那一瞬间 工作原理 1 1 1 0 0 1 0 0 0 1 1 1 1 1 Q随JK变化 1 0

  40. 管脚图 功能表 集成双边沿JK触发器74HC112 简介

  41. 【3】 若将例2的各输入电压输入到74HC112的某一个边沿触发器上，设初态为1，试画出输出端Q的波形 解： 1 1 1 0 0 1 0 0 0 0 结论：边沿JK触发器克服了主从JK触发器在CLK=1期间主触发器一次变化问题，提高了触发器的抗干扰能力

  42. 4.3.3 JK触发器的特点及特性方程

  43. 实际接线电路 波形 分频电路 4.3.4 JK触发器的应用 JK触发器的应用非常广泛，它可以构成分频电路、计数器、寄存器以及脉冲序列发生器等等 f f／2 f／4

  44. 状态转换图 功能表 4.4 D触发器、T触发器及T′触发器 4.4.1 D触发器 D触发器也称锁存器，其输出状态随输入数据而变 。 特性方程： D触发器的动作特点：在触发脉冲CLK的作用下，输出端状态总是跟随输入端的状态，但要滞后输入端的状态。

  45. 原理电路 逻辑符号 原理电路 逻辑符号 电路构成： 1． 由同步RS触发器构成的D触发器 2． 主从RS触发器构成的D触发器

  46. 原理电路 逻辑符号 CLK=1 3. 边沿D触发器 工作原理 0 0 1

  47. CLK由0变为1（上升沿到来） CLK=0 1 0 0 1 1 0 1

  48. 【例4】 电路及输入信号X和CLK脉冲波形如图所示，试画出输出端Y1和Y2的波形，设触发器的初态均为“0”。 ， 解：

  49. 原理电路 功能表 集成双上升沿边沿D触发器74HC74简介

  50. D触发器的应用很多，可以作计数器、定时器、分频器等等，最广泛的应用是锁存器。锁存器就是当无外加触发脉冲时，触发器的状态会一直保持下去，即具有记忆(锁存)功能。 例如红外遥控接收电路

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