1 / 45

Projektovanje kombinacionih i sekvencijalnih mre ža sa samoproverom na osnovu VHDL opisa

Projektovanje kombinacionih i sekvencijalnih mre ža sa samoproverom na osnovu VHDL opisa. Tatjana Stanković. Sadržaj. Uvod Pouzdani sistemi Konkurentna detekcija greške Projektovanje logičkih mreža sa samoproverom Implementacija mreža sa samoproverom Zaključak. Motivacija.

steffi
Download Presentation

Projektovanje kombinacionih i sekvencijalnih mre ža sa samoproverom na osnovu VHDL opisa

An Image/Link below is provided (as is) to download presentation Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author. Content is provided to you AS IS for your information and personal use only. Download presentation by click this link. While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server. During download, if you can't get a presentation, the file might be deleted by the publisher.

E N D

Presentation Transcript


  1. Projektovanje kombinacionih i sekvencijalnih mreža sa samoproverom na osnovu VHDL opisa Tatjana Stanković

  2. Sadržaj • Uvod • Pouzdani sistemi • Konkurentna detekcija greške • Projektovanje logičkih mreža sa samoproverom • Implementacija mreža sa samoproverom • Zaključak

  3. Motivacija • Projektovanje embedded sistema usmereno je ka jednom sistemu na čipu (SoC) • Kompleksnost sistema uslovljava razvoj • novih metoda projektovanja • arhitektura sistema i kola • tehnika testiranja povećanje kompleksnosti sistema osetljivost na tranzijentne defekte • Uslov za očuvanje nivoa pouzdanosti – • projektovanje IC koja imaju osobinu tolerancije defekata (FT)

  4. Metode projektovanja SC kola • Metode niskog nivoa: • modifikacija kola na niskom nivou (nivou gejta) • Metode visokog nivoa: • modifikacija VHDL opisa kola primenom različitih SC tehnika, • u određenim tačkama se dodaje kôd koji predstavlja hardversku ili informacionu redundansu

  5. Cilj • Metode visokog nivoa predstavljene su u radovoma • [Bolc00], Entr101, Leve02, [Lópe01] • Nedostaci tih metoda se ogledaju u • limitiranom izboru SC tehnika • nedovoljno ispitanim performansama generisanih rešenja • nedostatku procene praktične primene raznih metoda u odnosu na povećanje površine, smanjenje radne frekvencije i pogodnosti za implementaciju na FPGA i CPLD tehnologije korišćenjem dostupnih komercijalnih CAD alata. • Ovi nedostaci predstavljaju motivaciju za razvoj metode projektovanja pouzdanih kola na osnovu koje se vrši procena pogodnosti SC tehnika, što predstavlja cilj ove teze.

  6. Sadržaj • Uvod • Pouzdani sistemi • Konkurentna detekcija greške • Projektovanje logičkih mreža sa samoproverom • Implementacija mreža sa samoproverom • Zaključak

  7. Razvoj elektronskih proizvoda • Impresivan napredak u izradi integrisanih kola • smanjenju geometrije tranzistora • smanjenju napona napajanja • povećanju taktne frekvencije • Zajedničko dejstvo ova tri faktora dovodi do povećanja verovatnoće pojave defekata. • Realizacija pouzdanih kola zahteva primenu posebnih tehnika projektovanja. • Cilj ovih tehnika je projektovanje kola i sistema otpornih na defekte, tj. kola i sistema koji će biti u stanju da uprkos pojavi defekta nastave sa normalnim izvršavanjem svojih funkcija.

  8. Defekti u integrisanim kolima • Defekt (fault) je fizička neispravnost, nepotpunost, ili oštećenje koje se javlja unutar neke hardverske ili softverske komponente. • Greška (error)je manifestacija defekta i predstavlja odstupanje od tačnosti ili ispravnosti. • Otkaz (failure) je neizvršavanje neke akcije na način na koji bi trebalo, ili kako se to očekuje, a javlja se kao rezultat greške.

  9. Karakteristikedefekta

  10. Modeli defekata • Defekti u kolima opisuju se modelima. • Najveći broj modela polazi od činjenice da se u datom trenutku može javiti najviše jedna greška. • Dva osnovna modela defekata: • i) logički model defekta postavljanja (stuck-fault) - koristi se na nivou logičkih kola, • ii) tranzistorski model defekta postavljanja - koristi se na nivou tranzistora. Koriste se i tehnike za modelovanje posledica defekata, odnosno radije se modeliraju greške.

  11. Manifestacija tranzijentnih defekata • Tranzijentni defekti su glavni izvori grešaka kod VLSI kola jer postoji veliki uticaj stalno prisutnih pojava u okolini (promene vrednosti signala (kratkotrajni impuls -SEU), usled uticaja čestica, naročito neutrona iz atmosfere).

  12. Faze od pojave defekta do otkaza

  13. Pouzdanosti u širem smislu

  14. Redundansa • Tehnike za postizanje visoke pouzdanosti zahtevaju implementaciju nekog oblika redundanse što je omogućeno • povećanjem gustine pakovanja • smanjenjem potrošnje energije • smanjenjem cene fabrikacije IC-a • Redundansapredstavlja dodavanje informacija, resursa, ili vremena pored onoga koje je potrebno za normalan rad sistema.

  15. Hardverska redundansa

  16. Vremenska redundansa

  17. Softverska redundansa • dodavanje softvera, pored onog neophodnog za obavljanje zadatih funkcija, a u cilju detekcije i tolerancije defekata. • tri glavne tehnike softverske redundanse: • kontrola doslednosti • kontrola sposobnosti • metoda replikacije softvera

  18. Informaciona redundansa • Dodavanje redundantnih informacija podacima sa ciljem da se omogući detekcija kvara, maskiranje kvara, ili čak tolerancija kvara. • Primeri informacione redundanse su: • kodovi za detekcijugrešaka • kodovi za korekciju grešaka • Formiraju se dodavanjem redundantnih informacija rečima, ili prevođenjem reči u neki novi oblik koji sadrži redundante informacije.

  19. Sadržaj • Uvod • Pouzdani sistemi • Konkurentna detekcija greške • Projektovanje logičkih mreža sa samoproverom • Implementacija mreža sa samoproverom • Zaključak

  20. On-line testiranje • On-line testiranje je oblik eksternog ili internog praćenja i proveravanja funkcionisanja kola korišćenjem hardvera ili softvera. Interno praćenje se naziva samotestiranje (self-testing), a potreban hardver ili softver nalazi se na istom čipu (IC-u) kao i kolo koje se testira.

  21. Kolo sa samoproverom • Digitalno kolo (čip, ploča, sistem) ima mogućnost samoprovere (self-checking), ako • autonomno (bez korišćenja spoljašnjih test signala) detektuje interni defekt, odmah nakon njegovog pojavljivanja. • Uvodi se informaciona redundansa jer izlazi funkcionalnog modula moraju zadovoljiti specifičnu osobinu.

  22. Kodovi za detekciju greške • Specifična prezentacija simbola koja omogućava detekciju grešaka unutar kodne reči. • Podela kodova • izdvojivi • neizdvojivi • Primeri informacione redundanse koja zahteva i ugradnju dodatnog hardvera.

  23. Kodovi za detekciju greške • Kôd parnosti- najjednostavniji oblik izdvojivog koda kojim se mogu detektovati greške na jednom bitu. • Berger-ov kôd- optimalan izdvojiv kôd kojim se mogu detektovati greške na jednom bitu i jednosmerne višestruke greške u kodnoj reči. • Bose-Lin-ov kôd- za detekciju t jednosmernih grešaka (t-unidirectional error detecting codes, t-UED).

  24. Osobine kola sa samoproverom • samotestiranje (Self-Testing - ST) • sigurnost na defekat (Fault-Secure - FS)

  25. Kolo za proveru (checker) • Struktura kola za proveru • na osnovu koda za detekciju greške.

  26. Sadržaj • Uvod • Pouzdani sistemi • Konkurentna detekcija greške • Projektovanje logičkih mreža sa samoproverom • Implementacija mreža sa samoproverom • Zaključak

  27. Projektovanje mreža sa samoproverom • Metoda projektovanja zasnovana na VHDL-u • omogućava implementaciju kombinacionih i sekvencijalnih kola sa samoproverom na registarskom nivou (RTL) apstrakcije • definiše šablone (templejte) u obliku VHDL kôda • komponente (moduli) koje čine strukturu za konkurentnu detekciju greške, odnosno moduli koje bi trebalo uključiti u VHDL opis prvobitno zadatog kola, unapred su opisani u posebnom VHDL paketu kao generičke komponente i sačuvani u specificiranoj biblioteci.

  28. Struktura metode za generisanje kola sa samoproverom

  29. Projektovanje kombinacionih mreža

  30. Tehnike dupliciranja kola - blok šema -

  31. Tehnike primene Berger-ovog koda - blok šema -

  32. Tehnike primene Bose-Lin-ovog koda - blok šema -

  33. Tehnike primene koda parnosti - blok šema -

  34. Projektovanje sekvencijalnih mreža • Tehnika dupliciranja

  35. Projektovanje sekvencijalnih mreža • Tehnike primene Berger-ovog, Bose-Lin-ovog i koda parnosti.

  36. Sadržaj • Uvod • Pouzdani sistemi • Konkurentna detekcija greške • Projektovanje logičkih mreža sa samoproverom • Implementacija mreža sa samoproverom • Zaključak

  37. Proces projektovanja na bazi programabilnih kola

  38. Merila kvaliteta primenjene tehnike • Površina: • CPLD tehnologije - broj zauzetih makroćelija, • FPGA tehnologije - broj zauzetih logičkih blokova (ili slajsova (slice). • Performanse: • Maksimalno kašnjenje od pina-do-pina (pad-to-pad - tPD), • Maksimalno kašnjenje od registra-do-registra (registar-to-register - tC).

  39. Grafički izveštaj kola za CPLD i FPGA tehnologije

  40. Implementacija SC kola na FPGA XC2S100 komponentu Spartan2 serije

  41. Implementacija SC kola na CPLDXCR3384XL komponentu CoolRunner serije

  42. Sadržaj • Uvod • Pouzdani sistemi • Konkurentna detekcija greške • Projektovanje logičkih mreža sa samoproverom • Implementacija mreža sa samoproverom • Zaključak

  43. Zaključak • Predložena je metoda za projektovanje kombinacionih i sekvencijalnih SC mreža korišćenjem različitih tehnika za konkuretnu detekciju greške(dupliciranje, primena Berger-ovog, Bose-Lin-ovog i koda parnosti). • Za svaku od CED tehnika, korišćenjem komercijalnih alata, izvršena je sinteza i implementacija na CPLD i FPGA komponente 24 proizvoljno izabranih benchmark kola, kao i njihovom modifikacijom generisanih SC kola. • Shodno izveštaju korišćenog alata, dobijene su vrednosti koje predstavljaju broj zauzetih makroćelija/slice-ova i vreme kašnjenja signala.

  44. Zaključak • Prednosti predložene metode: • lako i jednostavno inkorporiranje u standardni tok projektovanja • mogućnost da, pomoću alata za sintezu, kolo za detekciju greške bude optimizovano zajedno sa prvobitno zadatom funkcionalnom mrežom • procena povećanja površine i kašnjenja za svaku od korišćenih CAD tehnika još u fazi projektovanja • Nedostatak predložene metode: • nemogućnost preciznog praćenja strukture implementiranih mehanizama kao i potencijalnog povećanje površine i kašnjenja, što je posledica načina sinteze softverskih alata za projektovanje • Zaključak je da se ne može sa sigurnošću izdvojiti tehnika koja će u svim slučajevima dati najbolje rešenje. Zato se optimalan izbor može izvršiti tek nakon implementacije i evaluacije svih raspoloživih tehnika.

  45. Dalji rad • Pravac daljeg rada u oblasti projektovanja SoC i MPSoC embedded sistema usmeren je ka projektovanju kola sa parcijalnom samoproverom.

More Related