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第六章 时序逻辑电路分析与设计

第六章 时序逻辑电路分析与设计. 6.1 时序逻辑电路的基本概念. 6.2 同步时序逻辑电路的分析. 6.3 异步时序逻辑电路的分析. 6.4 同步时序逻辑电路的设计. 6.5 典型的时序逻辑集成电路. 6.6 时序可编程逻辑器件. 6.5 常用的时序逻辑模块电路 6.5.1 寄存器和移位寄存器 6.5.2 计数器. 6.5.1 寄存器和移位寄存器 一、 寄存器 寄存器用于存储一组二进制数。 一个触发器能存储1位二进制代码，存储 n 位二进制代码的寄存器需要用 n 个触发器组成。寄存器实际上是若干触发器的集合。.

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第六章 时序逻辑电路分析与设计

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Presentation Transcript

  1. 第六章 时序逻辑电路分析与设计 6.1 时序逻辑电路的基本概念 6.2 同步时序逻辑电路的分析 6.3 异步时序逻辑电路的分析 6.4 同步时序逻辑电路的设计 6.5 典型的时序逻辑集成电路 6.6 时序可编程逻辑器件

  2. 6.5 常用的时序逻辑模块电路6.5.1 寄存器和移位寄存器 6.5.2 计数器

  3. 6.5.1 寄存器和移位寄存器 一、寄存器 寄存器用于存储一组二进制数。 一个触发器能存储1位二进制代码，存储 n 位二进制代码的寄存器需要用 n 个触发器组成。寄存器实际上是若干触发器的集合。

  4. 工作原理： 并行输入、并行输出方式 D触发器组成的4位寄存器

  5. 二、 移位寄存器 移位寄存器除了具有寄存器的功能外，还有移位功能。即所存储的代码在时钟信号的作用下可实现左移或右移。主要用于数据的串-并行转换，数据运算（乘、除等）。

  6. (1) 基本移位寄存器 并行数据输出端 串行数据输入端 串行数据输出端

  7. 移位寄存器的状态转换表：

  8. DSI =11010000,从高位开始输入 经过4个CP脉冲作用后，从DS 端串行输入的数码就可以从Q0 Q1 Q2 Q3并行输出。 串入并出 经过7个CP脉冲作用后，从DSI 端串行输入的数码就可以从DO 端串行输出。 串入串出

  9. （2） 双向移位寄存器74HC/HCT194 逻辑电路图：

  10. Q0 Q1 Q2 Q3 CR CP 74HC/HCT194 DSR S1 S0 DI0 DI1 DI2 DI3DSL

  11. 输 入 输 出 清零 控制信号 串行输入 时钟 CP 并行输入 行 S1 S0 右移DSR 左移DSL DI0 DI1 DI2 DI3 L × × × × × × × × × L L L L 1 H L L × × × × × × × 2 H L H L × ↑ × × × × L 3 H L H H × ↑ × × × × H 4 H H L × L ↑ × × × × L 5 H H L × H ↑ × × × × H 6 H H H × × ↑ DI0* DI1* DI2* DI3* D0 D1 D2 D3 7 74HCT194 的功能表

  12. 用2片扩展成的一个8位双向移位寄存器： Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 DSR DSL 双向移位寄存器74194功能扩展

  13. CR ID0 ID1 ID2 ID3 DSL DSR 例：移位寄存器T4194和3-8译码器74138组成的时序电路如图所示，分析该电路功能：（1）列出该时序电路的状态转移图；（2）写出电路输出Z产生的序列。

  14. 分析：当S0的启动脉冲来时：S1S0=11，寄存器置数，Q0Q1Q2Q3=ID0ID1ID2ID3=1110（Z=0），此时A2A1A0=110，所以Y6=0，DSL=1；分析：当S0的启动脉冲来时：S1S0=11，寄存器置数，Q0Q1Q2Q3=ID0ID1ID2ID3=1110（Z=0），此时A2A1A0=110，所以Y6=0，DSL=1； 当S0的启动脉冲过后：S1S0=10，寄存器左移，Q0Q1Q2Q3=Q1Q2Q3DSL 第1个CP脉冲上升沿：Q0Q1Q2Q3=1101（Z=1），Y5=0，DSL=0； 第2个CP脉冲上升沿：Q0Q1Q2Q3=1010（Z=0），Y2=0，DSL=0； 第3个CP脉冲上升沿：Q0Q1Q2Q3=0100（Z=0），Y4=0，DSL=1； 第4个CP脉冲上升沿：Q0Q1Q2Q3=1001（Z=1），Y1=0，DSL=1； 第5个CP脉冲上升沿：Q0Q1Q2Q3=0011（Z=1），Y3=0，DSL=0； 第6个CP脉冲上升沿：Q0Q1Q2Q3=0110（Z=0），Y6=0，DSL=1，回到第1个CP脉冲时的初态，构成一个循环；

  15. 二进制计数器 二进制计数器 十进制计数器 十进制计数器 非二进制计数器 非二进制计数器 任意进制计数器 任意进制计数器 6.5.2 计数器 计数器的基本功能是记录某些输入信号的次数 加计数器 • 同步计数器 减计数器 …… 可逆计数器 加计数器 • 异步计数器 减计数器 …… 可逆计数器

  16. 1. 异步计数器 用JK触发器组成的四位二进制加计数器如图所示：

  17. 四位二进制加计数器状态转换表： 状态转换表：

  18. 四位二进制加计数器时序图： 从时序图看出： Q0的周期是CP的2倍，Q0叫2分频输出端。 Q1的周期是CP的4倍，Q1叫4分频输出端。 Q2的周期是CP的8倍，Q2叫8分频输出端。 Q3的周期是CP的16倍，Q3叫16分频输出端。

  19. 由JK触发器组成的二进制减计数器：

  20. 四位二进制加计数器状态转换表 状态转换表：

  21. 由D触发器组成的加计数器： 由D触发器组成的减计数器： 借位 进位

  22. CE=0 CE=1 计数 保持不变 2. 同步计数器

  23. 典型 集成计数器74LVC161 (1)原理图 2选1数据选择器

  24. (2)时序图 TC=CET•Q3Q2Q1Q0

  25. CR的作用？ PE的作用？ 74LVC161逻辑功能表

  26. 例1 试用74LVC161构成模216的同步二进制计数器。

  27. 例2 用74LVC161构成九进制加计数器。 解：九进制计数器应有9个状态，而74 LVC 161在计数过程中有16个状态。如果设法跳过多余的7个状态，则可实现模9计数器。 (1) 反馈清零法

  28. (2) 反馈置数法

  29. 状态图 第一个CP:Q3Q2Q1Q0=0010， 3. 环形计数器 第二个CP:Q3Q2Q1Q0=0100， ① 基本环形计数器 第三个CP:Q3Q2Q1Q0=1000， 第四个CP:Q3Q2Q1Q0=0001， （1）工作原理 第五个CP:Q3Q2Q1Q0=0010， 置初态Q3Q2Q1Q0=0001，

  30. c、状态图 ② 扭环形计数器 a、电路 b、状态表 置初态Q3Q2Q1Q0=0001，

  31. 译码电路简单,且不会出现竞争冒险

  32. 4.其它计数器模块 • 使用方法同上面各计数器，有反馈置数法、反馈清零法 • 注意：功能表中CR和PE是同步还是异步，是指该使能有效时是否与CP有关

  33. 0 0 0 0 & & D3 D2 D1 D0 Y CEP CET CP TC PE CR 1 D3 D2 D1 D0 Y CEP CET CP TC CR PE 1 1 CP 1 1 74161 1 74161 CP Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 反馈清零法 反馈置数法 计数器应用实例1-用74161设计12进制计数器 方法一：反馈清零法，稳定状态0000—1011，1100作为CR控制信号 方法二：反馈置数法，稳定状态0000—1011，1011作为PE控制信号

  34. 计数器应用实例2-用74161设计5/15进制计数器 要求：设计可控进制的计数器，当输入控制变量M=0时工作在5进制，M=1时工作在15进制。 可控进制计数器： 方案一：初值相同、终值不同实现不同进制 方案二：初值不同、终值相同实现不同进制

  35. 0 0 0 0 & 1 1 Y D3 D2 D1 D0 CEP CET CP TC PE CR 1 D3 D2 D1 D0 Y CEP CET CP TC CR PE 1 1 CP 1 1 74161 1 74161 CP Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 & 1 M 1 M 反馈清零法 反馈置数法 可控进制计数器5/15： 方案一：初值相同、终值不同实现不同进制 M=0时为5进制计数器，M=1时为15进制计数器

  36. 假设终值Q3Q2Q1Q0=1110， 初值D3D2D1D0=0000 为15进制， 初值D3D2D1D0=1010 为5进制， 即D2D0接0，D3D1接M 1 M 0 0 D3 D2 D1 D0 CEP CET CP TC CR PE 1 1 CP 1 74161 Q3 Q2 Q1 Q0 & 可控进制计数器5/15： 方案二：初值不同、终值相同实现不同进制 M=0时为5进制计数器，M=1时为15进制计数器

  37. 小 结 • 寄存器原理，双向移位寄存器74194应用 • 计数器原理，集成计数器74161应用： 任意进制计数器的构成方法：复位法、置数法。 • 综合应用

  38. 课后习题 • 第五版教材（P325） 6.2.5 6.1.4 6.5.1 6.5.11

  39. 6.7 时序可编程通用阵列逻辑器件(GAL)(选学) PAL的不足： 1、由于采用的是双极型熔丝工艺，一旦编程后不能修改； 2、输出结构类型太多，给设计和使用带来不便。 GAL的优点： 1、采用电可擦除的E2CMOS工艺可以多次编程； 2、输出端设置了可编程的输出逻辑宏单元（OLMC）通过编程可将OLMC设置成不同的工作状态，即一片GAL便可实现PAL 的5种输出工作模式。器件的通用性强； 3、GAL工作速度快，功耗小

  40. 6.7.1 时序可编程逻辑器件中的宏单元

  41. 6.7.2 时序可编程逻辑器件的主要类型 1. 通用阵列逻辑（GAL） 在PLA和PAL基础上发展起来的增强型器件.电路设计者可根据需要编程，对宏单元的内部电路进行不同模式的组合，从而使输出功能具有一定的灵活性和通用性。 2. 复杂可编程逻辑器件（CPLD） 集成了多个逻辑单元块，每个逻辑块就相当于一个GAL器件。这些逻辑块可以通过共享可编程开关阵列组成的互连资源，实现它们之间的信息交换，也可以与周围的I/O模块相连，实现与芯片外部交换信息。

  42. 3. 现场可编程门阵列（FPGA） 芯片内部主要由许多不同功能的可编程逻辑模块组成，靠纵横交错的分布式可编程互联线连接起来，可构成极其复杂的逻辑电路。它更适合于实现多级逻辑功能，并且具有更高的集成密度和应用灵活性在软件上，亦有相应的操作系统配套。这样，可使整个数字系统（包括软、硬件系统）都在单个芯片上运行，即所谓的SOC技术。

  43. 8个反馈/输入缓冲器 2、GAL举例——GAL16V8的电路结构图 可编程与阵列（32X64位） 8个输出逻辑宏单元OLMC 8个三态 输出缓冲 器12~19 8个输入 缓冲器 2~9 输出使能缓冲器

  44. GAL的电路结构与PAL类似，由可编程的与逻辑阵列、 固定的或逻辑阵列和输出电路组成，但GAL的输出端增设了 可编程的的输出逻辑宏单元（OLMC）。通过编程可将 OLMC设置为不同的工作状态，可实现PAL的所有输出结构，产生组合、时序逻辑电路输出。

  45. 数据选择器

  46. 三态数据选择器(4选1) 乘积项数据选择器(2选1) 输出数据选择器(2选1) 反馈数据选择器(4选1) 4个数据选择器：用不同的控制字实现不同的输出电路结构形式

  47. 乘积项数据选择器(2选1) 乘积项数据选择器：根据AC0和AC1(n)决定与逻辑阵列的第一乘积项是否作为或门的一个输入端。只有在G1的输出为1时，第一乘积项是或门的一个输入端。

  48. 输出数据选择器(2选1)——OMUX OMUX：根据AC0和AC1(n)决定OLMC是组合输出还是寄存器输出模式

  49. 三态缓冲器 的工作状态 AC0 AC1(n) TX（输出） 工作 0 0 VCC 工作 0 1 地电平 高阻 OE=1，工作 OE=0，高阻 1 0 OE 1，工作 0，高阻 1 1 第一乘积项 三态数据选择器(4选1) 三态数据选择器受AC0和AC1(n)的控制，用于选择输出三态缓冲器的选通信号。可分别选择VCC、地、OE和第一乘积项。

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