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CMS France 2004

CMS France 2004. Etat des TCC Électronique hors détecteur (OD) du calorimètre électromagnétique (ECAL) de l’expérience CMS (CERN). Electroniciens : M. Bercher, Y. Geerebaert, A. Karar, L. Zlatevski + N. Cardoso Physiciens : P. Busson, P. Paganini. Etat des TCC. Qu’est-ce qu’une TCC ?

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  1. CMS France 2004 Etat des TCC Électronique hors détecteur (OD) du calorimètre électromagnétique (ECAL) de l’expérience CMS (CERN) Electroniciens : M. Bercher, Y. Geerebaert, A. Karar, L. Zlatevski + N. Cardoso Physiciens : P. Busson, P. Paganini

  2. Etat des TCC • Qu’est-ce qu’une TCC ? • Réalisation et tests d’un prototype 24 voies • Conception de la version 68 voies

  3. Environnement de la carte TCC OD TTC TCS Tour de déclanchement 25 cristaux (TT) Déclanchement de premier niveau (L1A) L1 @100 kHz CCS (CERN) Regional CaloTRIGGER SLB (LIP) TCC (LLR) Global TRIGGER Classification des tours de déclanchement (TTF) Primitives de déclanchement @800 Mbits/s SRP (CEA DAPNIA) Trigger Concentrator Card Synchronisation & Link Board Clock & Control System Selective Readout Processor Data Concentrator Card Timing, Trigger & Control Trigger Control System Indicateurs de lecture sélective (SRF) Données des cristaux @100KHz (Xtal Datas) DAQ DCC (LIP) Auteur : R. Alemany LIP

  4. Réception série : solutions comparées Composant Récepteur Avantages: Faible latence ~ 3 périodes Inconvénients: Nombre de composants Consommation électrique Coût 16 bits – 40 MHz Récepteur intégré au FPGA Avantages: Nombre de composants Consommation électrique Coût Inconvénients: latence élevée ~ 25 (9) périodes Auteur : T. Romanteau LLR

  5. Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A // Datas ALTERA FPGA for VME Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A // Datas Aglient HDMP 1034A Aglient HDMP 1034A // Datas Clock Fanout 1:90 Aglient HDMP 1034A Aglient HDMP 1034A // Datas Aglient HDMP 1034A Aglient HDMP 1034A // Datas OD Connector TTCrx Chip Aglient HDMP 1034A Aglient HDMP 1034A // Datas XILINX FPGA Virtex2 pro Aglient HDMP 1034A Transciver E/O Composition de la carte TCC68 P1 Carte VME 9U (2 slots) 68 entrées optique @ 800 Mb/s =un supermodule (68 TT) 9 cartes filles SLB 6 récepteurs optiques 12 voies 72 désérialiseurs faible latence 6 FPGA (957 broches) 1 FPGA avec sérialiseur intégré 1 circuit TTCrx (interface CCS) Circuits de distribution d’horloge 1 FPGA (VME64x «plug & play») Principaux problèmes : Densité d’interconnexions, consommation électrique (~130W), distribution d’horloge « propre ». P0 P2 FromCCS To DCC To SRP

  6. Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A ALTERA FPGA for VME Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Composition de la carte TCC24 P1 Carte VME 6U (2 slots) 24 entrées optique @ 800 Mb/s 3 cartes filles SLB 2 récepteurs optiques 12 voies 24 désérialiseurs faible latence 2 FPGA (957 broches) Circuits de distribution d’horloge 1 FPGA (interface VME64x) Aglient HDMP 1034A // Datas Aglient HDMP 1034A Analyseur logique Aglient HDMP 1034A // Datas P0 Aglient HDMP 1034A Clock Fanout 1:90 P2

  7. Interface VME SLB 1 Sorties vers Analyseur logique 24 voies série  // 2xVirtex2 xc2v3000 24 voies série  // QPLL TCC24 (Trigger Concentrator Card 24 channels) La TCC24 en chiffres : • Plus de 900 composants • Plus de 4500 connexions • Plus de 4200 vias • dont ~300 µ-vias

  8. Vue en coupe du circuit imprimé (PCB) de la TCC Lignes différentielles pour signaux rapides (800 Mb/s) via adapté en impédance (50 ohms) • PCB 10 couches • Classe 6 (120µm) • µ-vias laser • Vias adaptés 50 • 366 x 400 mm • Épaisseur : 2mm • Isolant HTG 180° Composant BGA 957 pins µ-via percé au laser (120 µm)

  9. Optical Input patterns TCC Tester Output patterns Logic Analyser TCC 24 GOL Test Board Electrical Input patterns Test de la carte TCC24 • Tests effectués : • Mesure de la consommation électrique • Mesure de la latence • Mesure du taux d’erreur binaire (BER) • Mesure directe • Evaluation à partir de la gigue • Evaluation à partir du diagramme de l’œil Basic Synoptic :

  10. Outils de test : la carte TCC-Tester Mémoires GOL 3 modules x 3 NGK x 8 sorties optiques = 72 sorties optiques NGK • TCC Tester = clone de la DCC-Tester (LIP) • Transmet des données séries chargées en mémoire • En cours de programmation (Nuno Cardoso) pour simuler 72 voies de l’électronique frontale

  11. Outils de test : la carte de test GOL • Carte de test GOL • Génère un compteur 16 bits • Les données sont émises par un GOL sur une ligne LVDS à 8OOMb/s

  12. Matériel du banc de test TCC24 Matériel utilisé : Oscilloscope numérique LeCroy Wavemaster 8600A, bande passante : 6 GHz, échantillonnage : 20 GS/s Convertisseur O/E OE455, bande passante 3.5 GHz,  = 950 - 1630 nm Sonde différentielle active D300, bande passante 4 GHz Merci beaucoup à LeCroy qui nous ont gracieusement prêté le matériel le temps des tests.

  13. Banc de test TCC24 Oscilloscopes numériques rapides TCC Tester Analyseur logique Alimentations GOL Test Board TCC 24 Fibres optiques

  14. Mesure de consommation électrique PCB dimensionné pour la consommation de la TCC68. Remplit les spécifications des châssis OD ECAL Estimation TCC 24 : 11.86 A @ 3.3V avec 3 SLBs sans SLB = 7.36 A Mesure TCC 24 : 7.3 A

  15. FPGA NGK Rx Agilent GOL NGK Tx TCC 24 TCC Tester Mesure de la latence des liens série (1) Master transition (CIMT): ‘1100’ 4b 16b Signal sur le lien optique 0.95 c.u. Mot série 0x8FB5 Signal reçu très“propre” Mot 0x8FB5 disponible sur le bus parallèle 2.33 c.u.

  16. FPGA NGK Rx Agilent GOL NGK Tx TCC 24 TCC Tester Mesure de la latence des liens série (2) Budget temps alloué : 7 clock unit Fibre optique : 4 m ~0.8 c.u. 2.33 c.u. 0.95 c.u. Désérialisation <2.48 clock unit Latence TCC: Latence conversion série-parallèle: ~2,5 périodes d’horloge + re-synchronisation sur l’horloge LHC = 3 (4) périodes d’horloge - Budget temps alloué 7 périodes d’horloge ___________________________________________________ Reste pour le traitement dans le FPGA 4 (3) périodes d’horloge (estimation : 2)

  17. Mesure du taux d’erreur binaire (BER) VHDL dans FPGA : Logique de comparaison des données reçues avec celles attendues 23 liens optiques actifs TCC Tester erreurs Analyseur logique TCC 24 GOL Test Board 1 lien électrique à tester A fonctionné en continu à 800Mb/S pendant 145 Heures sans erreur : BER < 3.10-15 (moins d’une erreur toutes les 1’35’’ dans CMS) (avec 5464 liens optiques actifs)

  18. Estimation du BER par la gigue d’horloge (1) 24 ps AGILENT HDMP-1034A Distribution d’horloge sur la carte TCC AGILENT HDMP-1034A AGILENT HDMP-1034A RxClk 19 ps Lignes différentielles LVDS ou LVPECL MC100EPT26 PECL  TTL 1:2 Lignes unipolaires LVTTL AGILENT HDMP-1034A AGILENT HDMP-1034A AGILENT HDMP-1034A CLK Selection 19 ps x12 external CLK x72 NB100LVEP224 CLK Distribution 1:24 MC100EPT26 PECL  TTL 1:2 x12 AGILENT HDMP-1034A AGILENT HDMP-1034A external CLK (50 ) AGILENT HDMP-1034A QPLL 51 ps 19 ps x7 VIRTEX2 x6 + 1 V2pro MC100LVEP111 CLK Distribution 1:10 VIRTEX2 SLB 1 x9 (Cf. AN1568/D) SLB 9

  19. From AGILENT AN1448-1 Estimation du BER par la gigue d’horloge (2) Gigue sur l’horloge récupérée des données (RxClk) très faible ~20 ps ≈ 62  • BER << 10-15 (10-15 ≈ 16   80ps) 1,25 ns Le taux d’erreur binaire estimé est très bas. 20 ps 20 ps

  20. NGK Agilent Estimation du BER par le diagramme de l’œil (1) Entrée AGILENT après conversion O/E Oeil très ouvert !!! BER estimé par l’oscilloscope très bas!!

  21. NGK Agilent Estimation du BER par le diagramme de l’œil (2) Entrée AGILENT après conversion O/E

  22. NGK Agilent Estimation du BER par le diagramme de l’œil (3) Entrée AGILENT après conversion O/E

  23. Etat des TCC : Conclusion • Faible latence de la réception série • Tests du prototype 24 voies : OK • Conception de la version 68 voies • Production et test de 42 cartes en 2005

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