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EDA 技术实用教程

EDA 技术实用教程. 第 5 章 QuartusII 应用向导. 5.1 基本设计流程. 开始一个新项目. Project: 项目 ，工程，设计 Quartus2 只对项目 进行编译，模拟，编程 ….. 而 不对单独的文件 ，除非把该文件设置为 项目. 5.1 基本设计流程. 5.1.1 建立工作库文件夹和编辑设计文件. 图 5-1 选择编辑文件的语言类型，键入源程序并存盘. 5.1 基本设计流程. 5.1.2 创建工程. 图 5-2 利用 “ New Preject Wizard” 创建工程 cnt10.

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Presentation Transcript

  1. EDA 技术实用教程 第 5 章 QuartusII 应用向导

  2. 5.1 基本设计流程 开始一个新项目 Project:项目，工程，设计 Quartus2只对项目进行编译，模拟，编程….. 而不对单独的文件，除非把该文件设置为项目

  3. 5.1 基本设计流程 5.1.1 建立工作库文件夹和编辑设计文件 图5-1 选择编辑文件的语言类型，键入源程序并存盘

  4. 5.1 基本设计流程 5.1.2 创建工程 图5-2 利用“New Preject Wizard”创建工程cnt10

  5. 5.1 基本设计流程 5.1.2 创建工程 图5-3 将所有相关的文件都加入进此工程

  6. 5.1 基本设计流程 5.1.2 创建工程 图5-4 选择目标器件EP2C5T144C8

  7. 5.1 基本设计流程 5.1.2 创建工程 图5-5 将Max+plusII工程转换为QuartusII工程

  8. 项目的版本管理 • 一个项目可以有多个设置（例如选择不同的器件, • 不同的约束条件……）。 • 每一个设置文件对应于该项目的一个版本。 • 如果不使用版本管理，则只有一个（默认的）版本。

  9. 和项目版本管理有关的文件

  10. 选用旧 版本 创建 新版本 版本管理：创建新版本或选择旧版本 • 使用命令Project | Revisions:

  11. 出现对话框： （1）键入新版本的名字 （2）点击OK 如果选择了创建新版本

  12. 5.1 基本设计流程 5.1.3 编译前设置 图5-6 选择目标器件EP2C5T144C8

  13. 5.1 基本设计流程 5.1.3 编译前设置 图5-7选择配置器件的工作方式

  14. 5.1 基本设计流程 5.1.3 编译前设置 图5-8 选择配置器件和编程方式

  15. 5.1.4 全程编译 图5-9 全程编译后出现报错信息

  16. 编译器的 5 个主模块 • 分析和综合（Analysis & Synthesis）模块：把原始描述转化为逻辑电路，映射到所选定的可编程器件。 • 装配（Fitter）模块：将前一步确定的逻辑元件在目标芯片上布局、布线； • 组装（Assembler）模块：形成编程文件； • 时序分析（Timing Analyzer）模块; • 产生EDA工具网表（EDA Netlist Writer）模块：目的是与其他EDA工具相衔接。

  17. 仿真前的准备工作 • 准备好网表（netlist）文件 ： • 如果准备进行功能仿真，在Analysis & Synthesis之后，使用命令ProcessingGenerate Functional Simulation Netlist； • 如果准备进行时序仿真：则使用完整的编译命令 • 准备好测试向量文件 ： • 用波形编辑器（Vector / Waveform Editor）画出输入信号的激励波形（即测试向量）； • 以波形文件形式保存（后缀为.vwf）。

  18. 5.1 基本设计流程 5.1.5 时序仿真 图5-10 选择编辑矢量波形文件

  19. 5.1 基本设计流程 5.1.5 时序仿真 图5-11 波形编辑器

  20. 5.1 基本设计流程 5.1.5 时序仿真 图5-12 设置仿真时间长度

  21. 5.1 基本设计流程 5.1.5 时序仿真 图5-13 vwf激励波形文件存盘

  22. 5.1.5 时序仿真 图5-14 向波形编辑器拖入信号节点

  23. 5.1 基本设计流程 5.1.5 时序仿真 图5-15 设置时钟CLK的周期

  24. 5.1 基本设计流程 5.1.5 时序仿真 图5-16 选择总线数据格式

  25. 5.1 基本设计流程 5.1.5 时序仿真 图5-17设置好的激励波形图

  26. 5.1 基本设计流程 5.1.5 时序仿真 图5-18 选择仿真控制

  27. 5.1 基本设计流程 5.1.5 时序仿真 图5-19 仿真波形输出

  28. 5.1 基本设计流程 5.1.5 时序仿真 图5-20 选择全时域显示

  29. 5.1.6 应用RTL电路图观察器 图5-21 cnt10工程的RTL电路图

  30. 5.2.1 引脚锁定 图5-22 GW48实验系统模式5实验电路图

  31. 5.2 引脚设置和下载 5.2.1 引脚锁定 图5-23 Assignment Editor编辑器

  32. 5.2 引脚设置和下载 5.2.1 引脚锁定 图5-24 两种引脚锁定对话框

  33. 5.2 引脚设置和下载 5.2.2 配置文件下载 图5-25 选择编程下载文

  34. 5.2 引脚设置和下载 5.2.2 配置文件下载 图5-26加入编程下载方式

  35. 5.2 引脚设置和下载 5.2.2 配置文件下载 图5-27 双击选中的编程方式名

  36. 5.2 引脚设置和下载 5.2.2 配置文件下载 图5-28 ByteBlasterII编程下载窗

  37. 5.2 引脚设置和下载 5.2.3 AS模式编程配置器件 图5-29 ByteBlaster II接口AS模式编程窗口

  38. 5.2 引脚设置和下载 5.2.4 JTAG间接模式编程配置器件 图5-30 选择目标器件EP2C5T144

  39. 5.2.4 JTAG间接模式编程配置器件 图5-31 选定SOF文件后，选择文件压缩

  40. 5.2 引脚设置和下载 5.2.4 JTAG间接模式编程配置器件 图5-32 用JTAG模式对配置器件EPCS1进行间接编程

  41. 5.2.5 USB Blaster编程配置器件使用方法 图5-33 安装USB驱动程序

  42. 5.2 引脚设置和下载 5.2.5 USB Blaster编程配置器件使用方法 图5-34 设置JTAG硬件功能

  43. 5.2 引脚设置和下载 5.2.5 USB Blaster编程配置器件使用方法 图5-35 在In-System Memory Content Editor中使用USB Blaster

  44. 5.3 嵌入式逻辑分析仪使用方法 SignalTapⅡ 与 Simulator 的比较 • Simulator： 显示的波形（包括延时）是计算所得，与实际波形难免 有差异。 • SignalTap： 显示的波形（包括延时）是实际波形。 • 利用FPGA中富裕的资源形成嵌入式逻辑分析仪（ Embedded Logic Analyzer，ELA），用以捕捉目标芯片内部信号节点的信息，而不影响原硬件系统的正常工作。 • ELA把采集的数据从JTAG口经ByteBlaster送往主机， 显示有关信号的实测波形。

  45. SignalTap流程图

  46. 5.3 嵌入式逻辑分析仪使用方法 1．打开SignalTapII编辑窗 图5-36 SignalTap II编辑窗

  47. 5.3 嵌入式逻辑分析仪使用方法 2．调入待测信号 3．SignalTap II参数设置 图5-37 SignalTap II编辑窗

  48. 5.3 嵌入式逻辑分析仪使用方法 4．文件存盘 图5-38 设定SignalTap II与工程一同综合适配

  49. 5.3 嵌入式逻辑分析仪使用方法 5．编译下载 6．启动SignalTapII进行采样与分析 图5-39 下载cnt10.sof并准备启动SignalTap II

  50. 5.3 嵌入式逻辑分析仪使用方法 6．启动SignalTapII进行采样与分析 图5-40 SignalTap II采样已被启动

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