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第 7 章 存储器和可编程逻辑器件

第 7 章 存储器和可编程逻辑器件. 7.1 半导体存储器 7.2 可编程逻辑器件. 7.1 半导体存储器. 一、概述. 半导体存储器是一种能 存储 大量 二值数字信息 的大规模集成电路，是现代数字系统特别是计算机中的重要组成部分。. 固定 ROM （又称掩膜 ROM ）. 按存取方式来分：. PROM. ROM. EPROM. 可编程 ROM. E 2 PROM. 半导体存储器. 快闪存储器. SRAM. RAM. DRAM. 7.1 半导体存储器. 双极型. 按制造工艺来分：. 半导体存储器. MOS 型.

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第 7 章 存储器和可编程逻辑器件

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  1. 第7章 存储器和可编程逻辑器件 7.1半导体存储器 7.2可编程逻辑器件

  2. 7.1 半导体存储器 一、概述 半导体存储器是一种能存储大量二值数字信息的大规模集成电路，是现代数字系统特别是计算机中的重要组成部分。 固定ROM（又称掩膜ROM） 按存取方式来分： PROM ROM EPROM 可编程ROM E2PROM 半导体存储器 快闪存储器 SRAM RAM DRAM

  3. 7.1 半导体存储器 双极型 按制造工艺来分： 半导体存储器 MOS型 对存储器的操作通常分为两类： 写——即把信息存入存储器的过程。 读——即从存储器中取出信息的过程。 两个重要技术指标： 存储容量—存储器能存放二值信息的多少。单位是位或比特（bit）。1K=210=1024，1M=210K=220。 存储时间—存储器读出（或写入）数据的时间。一般用读（或写）周期来表示。

  4. 7.1 半导体存储器 二、掩膜只读存储器（ROM） 特点： ①只能读出，不能写入； ②存储的数据不会因断电而消失，具有非易失性。 1. ROM的基本结构 ROM主要由地址译码器、存储矩阵和输出缓冲器三部分组成，其基本结构如图所示。

  5. 7.1 半导体存储器 ROM的基本结构 字线 位线 每当给定一组输入地址时，译码器选中某一条输出字线Wi，该字线对应存储矩阵中的某个“字”，并将该字中的m位信息通过位线送至输出缓冲器进行输出。 按“字”存放、读取数据，每个“字”由若干个存储单元组成，即包含若干“位”。字的位数称为“字长”。 存储单元可以由二极管、双极型三极管或者MOS管构成。每个存储单元可存储1位二值信息（“0”或“1”）。 存储器的容量＝字数×位数＝2n×m位

  6. 7.1 半导体存储器 “1” 2.二极管ROM 字线 位线 制作芯片时，若在某个字中的某一位存入“1”，则在该字的字线与位线之间接入二极管，反之，就不接二极管。 二极管ROM结构图

  7. 7.1 半导体存储器 ROM的数据表 地址译码器实现地址码的与运算，每条字线对应一个最小项。 存储矩阵实现字线的或运算。

  8. 7.1 半导体存储器 3.MOS管ROM ROM的点阵图 “0” “1”

  9. 7.1 半导体存储器 U CC 字线 W i 位线 熔丝 D i 二、可编程的只读存储器 ROM的编程是指将信息存入ROM的过程。 1. 固定ROM（掩模ROM ）。厂家把数据“固化”在存储器中，用户无法进行任何修改。使用时，只能读出，不能写入。 2. 一次性可编程ROM（PROM）。出厂时，存储内容全为1（或全为0），用户可根据自己的需要进行编程，但只能编程一次。 用户对PROM编程是逐字逐位进行的。首先通过字线和位线选择需要编程的存储单元，然后通过规定宽度和幅度的脉冲电流，将该存储管的熔丝熔断，这样就将该单元的内容改写了。 熔丝型PROM的存储单元

  10. 7.1 半导体存储器 3. 紫外线擦除可编程ROM（EPROM）。采用浮栅技术，可通过紫外线照射而被擦除，可重复擦除上万次。 4. 电可擦除可编程ROM（E2PROM）。也是采用浮栅技术，用电擦除，可重复擦写100次，并且擦除的速度要快的多。E2PROM的电擦除过程就是改写过程，它具有ROM的非易失性，又具备类似RAM的功能，可以随时改写。 5. 快闪存储器（Flash Memory）。也是采用浮栅型MOS管，存储器中数据的擦除和写入是分开进行的，数据写入方式与EPROM相同，一般一只芯片可以擦除/写入100万次以上。

  11. 7.1 半导体存储器 三、随机存取存储器（RAM） 特点： ①可随时读出，也可随时写入数据； ②断电后存储的数据随之消失，具有易失性。 根据存储单元的工作原理不同，RAM分为静态RAM和动态RAM。    静态RAM: 优点:数据由触发器记忆,只要不断电,数据就能永久保存。 缺点:存储单元所用的管子数目多,功耗大,集成度受到限制。 动态RAM: 优点:存储单元所用的管子数目少,功耗小,集成度高。 缺点:为避免存储数据的丢失,必须定期刷新。

  12. 7.1 半导体存储器 CS称为片选信号。 CS=0时，RAM工作； CS=1时，所有I/O端均为高阻状态，不能对RAM进行读/写操作。 R/W称为读/写控制信号。 R/W=1时，执行读操作； R/W=0时，执行写操作。 1.静态随机存储器(SRAM) 1）SRAM的基本结构 SRAM主要由存储矩阵、地址译码器和读/写控制电路三部分组成. 存储容量＝字数×位数 ＝2n×m位 SRAM的基本结构

  13. 7.1 半导体存储器 X 行选线 X 存储 U U DD 单元 DD V V 位 4 2 V V 位 4 位 线 2 位 线 线 D 线 V V V V Q Q 5 6 5 6 D D D V V 1 3 V V 1 3 V V V V 7 8 8 7 列选线 Y Y I/O I/O I/O I/O (b)六管CMOS存储单元 (a) 六管NMOS存储单元 PMOS管 2）SRAM静态存储单元 基本RS触发器 无论读出还是写入操作，都必须使行选线X和列选线Y同时为“1”.

  14. 7.1 半导体存储器 U C C V V 5 6 预充脉冲 X Q Q V V 存储 3 4 U U C 2 C 1 单元 V V 位 1 2 位 线 C C 1 2 线 D D C C O 1 O 2 V V 7 8 Y D D 四管动态MOS存储单元 2.动态随机存储器(DRAM) 动态MOS存储单元有四管电路、三管电路和单管电路等。 动态MOS存储单元利用MOS管的栅极电容来存储信息，但由于栅极电容的容量很小，而漏电流又不可能绝对等于0，所以电荷保存的时间有限。为了避免存储信息的丢失，必须定时地给电容补充漏掉的电荷。通常把这种操作称为“刷新”或“再生”。 刷新之间的时间间隔一般不大于 20ms。

  15. 7.1 半导体存储器 U C C V V 5 6 预充脉冲 X Q Q V V 存储 3 4 U U C 2 C 1 单元 V V 位 1 2 位 线 C C 1 2 线 D D C C O 1 O 2 V V 7 8 Y D D 四管动态MOS存储单元 写入数据： X=Y=“1” D=1时，C2充电，写入Q=1； D=0时，C1充电，写入Q=0。 1 0 0 1 0 1 读出数据： 0 CO1、CO2预充电 1 X=Y=“1” Q=0时，读出D=0； 0 1 1 0 Q=1时，读出D=1；

  16. 7.1 半导体存储器 字选线 存储电容 VT C S C 输出电容 O D 位线 (数据线) 单管动态MOS存储单元 ①写入信息时，字线为高电平，VT导通，位线上的数据经过VT存入CS。 ②读出信息时，字线为高电平，VT管导通，这时CS经VT向CO充电，使位线获得读出的信息。这是一种破坏性读出。因此每次读出后，要对该单元补充电荷进行刷新，同时还需要高灵敏度读出放大器对读出信号加以放大。

  17. 7.1 半导体存储器 四、存储器容量的扩展 1. 位扩展方式－－增加I/O端个数 位扩展可以用多片芯片并联的方式来实现。 ①各地址线、读/写线、片选信号对应并联， ②各芯片的I/O口作为整个RAM输入/出数据端的一位。 －－八片 用1024×1 位的RAM扩展为1024×8 位RAM

  18. 7.1 半导体存储器 字扩展可以利用外加译码器控制芯片的片选(CS)输入端来实现。 ①各片RAM对应的数据线、读/写线对应并联； ②低位地址线也并联接起来； ③要增加的高位地址线，通过译码器译码，将其输出分别接至各片的片选控制端。 2. 字扩展方式－－增加地址端个数 例：用256×8 位的RAM扩展为1024×8 位RAM。 分析：N=4 256＝28，每片有8条地址线； 1024＝210，需要10条地址线； 所以，需要增加2条高位地址线来控制4片分别工作，即需要一个2-4线译码器。

  19. 7.1 半导体存储器 用256×8 位的RAM扩展为1024×8 位RAM的系统框图

  20. 7.2 可编程逻辑器件 一、PLD发展概况 自20世纪60年代以来，数字集成电路已经历了从SSI、 MSI、LSI到VLSI的发展过程。数字集成电路按照芯片设计方法的不同大致可以分为三类： ① 通用型中、 小规模集成电路； ② 用软件组态的大规模、 超大规模集成电路， 如微处理器、 单片机等； ③ 专用集成电路(ASIC-Application Specific Integrated Circuit)。 ASIC是一种专门为某一应用领域或为专门用户需要而设计、制造的LSI或VLSI电路，它可以将某些专用电路或电子系统设计在一个芯片上， 构成单片集成系统。

  21. 7.2 可编程逻辑器件 二、PLD电路的表示方法 1. PLD连接的表示 断开 固定连接（硬连接） 编程连接 2. 缓冲器的表示 PLD的输入、反馈缓冲器都采用了互补输出结构。输出缓冲器一般为三态输出缓冲器。

  22. 7.2 可编程逻辑器件 A B C ≥1 & A B C A B C Y Y Y A B A B C Y P1=0 P2=0 P3=1 A B C Y 3. 与门及或门的表示 与门的缺省状态 “悬浮1”状态

  23. 7.2 可编程逻辑器件 A B 或阵列 或阵列 Y Y 与阵列 1 2 与阵列 Y Y 1 2 4. 与或阵列图 任一组合逻辑函数都可用“与或”式表示，即任何组合逻辑函数都可以用一个与门阵列与一个或门阵列来实现。 如： 简化画法 标准画法

  24. 7.2 可编程逻辑器件 A A A 或阵列 2 1 0 (可编程) 与阵列 (固定) D D D 2 1 0 三、可编程只读存储器PROM 利用效率低。 实现组合逻辑函数：将函数写为最小项之和形式，将对应的与项或起来即可。 完全译码阵列 容量＝与门数×或门数 ＝2n×m

  25. 7.2 可编程逻辑器件 A D A D D A D A 3 3 2 2 1 1 0 0 或阵列 与阵列 例：试用PROM实现4位二进制码到Gray码的转换。 转换真值表

  26. 7.2 可编程逻辑器件 A A A 或阵列 2 1 0 (可编程) 与阵列 (可编程) D D D 2 1 0 四、可编程逻辑阵列PLA 制造工艺复杂。 实现组合逻辑函数：将函数化简为最简与或式，将对应的与项或起来即可。 容量＝与门数×或门数

  27. 7.2 可编程逻辑器件 A 3 与 阵 A 2 列 A 1 A 0 D 3 或 D 2 阵 D 1 列 D 0 例：试用PLA实现4位二进制码到Gray码的转换。 解：利用卡诺图化简得最简与或式：

  28. 7.2 可编程逻辑器件 Q k X · 1 · · · · 与阵列 · Q 1 X n · · · W 1 · · · · · · 触发器 W 或阵列 l Z · 1 · · Z m PLA的与或阵列只能构成组合逻辑电路，若在PLA中加入触发器则可构成时序型PLA，实现时序逻辑电路。 时序型PLA基本结构图

  29. 7.2 可编程逻辑器件 A A A 2 1 0 或阵列 （固定） 与阵列 （可编程） D D D 2 1 0 五、可编程阵列逻辑PAL 只能一次性编程。 1.PAL的应用 实现组合逻辑函数：将函数化简为最简与或式，将对应的与项相或输出即可。

  30. 7.2 可编程逻辑器件 A B C 或阵列 与阵列 Y Y 1 2 例：试用PAL实现下列逻辑函数。 解：化简得最简与或式：

  31. 7.2 可编程逻辑器件 输入行 O I 2.PAL的四种输出结构 ①专用输出结构 这种结构的输出端只能作输出用，不能作输入用。因电路中不含触发器，所以只能实现组合逻辑电路。输出端可以是或门、或非门，或者互补输出结构。 目前常用的产品有 PAL10H8(10输入，8输出，高电平输出有效)、PAL10L8、 PAL16C1(16输入，1输出，互补型输出)等。

  32. 7.2 可编程逻辑器件 OE I/O I ②可编程I/O输出结构 这种结构的或门输出经过三态输出缓冲器，可直接送往输出，也可再经互补输出的缓冲器反馈到与阵列输入。即它既可作为输出用，也可作为输入用。用于实现复杂的组合逻辑电路。 当OE=0时，三态输出呈高阻态，I/O引脚作输入使用； 当OE=1时，三态门选通，I/O引脚作输出使用。 目前常用的产品有 PAL16L8、PAL20L10等。

  33. 7.2 可编程逻辑器件 OE 时钟 1D Q Q C1 Q I ③寄存器输出结构 这种结构的输出端有一D触发器。在时钟的上升沿先将或门输出寄存在D触发器的Q端，当使能信号OE有效时，Q端的信号经三态缓冲器反相后输出，输出为低电平有效。触发器的Q输出还可以通过缓冲器反馈送至与阵列的输入端。 因而这种结构的PAL能记忆原来的状态，实现时序逻辑电路。 目前常用的产品有 PAL16R4、PAL16R8(R表示寄存器输出型)等。

  34. 7.2 可编程逻辑器件 OE 时钟 1D Q Q C1 Q I ④异或输出结构 这种结构的输出部分有两个或门，它们的输出经异或门进行异或运算后再经D触发器和三态缓冲器输出。这种结构不仅便于对与—或逻辑阵列输出的函数求反，还可以实现对寄存器状态进行保持操作。 Y Q 目前常用的产品有 PAL20X4、PAL20X8(X表示异或输出型)等。

  35. 7.2 可编程逻辑器件 六、通用阵列逻辑GAL GAL是在PAL的基础上发展起来的，具有和PAL相同的与或阵列，即可编程的与阵列和固定的或阵列。不同的是它采用了电擦除、电可编程的E2PROM工艺制作，可以用电信号擦除并反复编程上百次。GAL器件的输出端设置了可编程的输出逻辑宏单元OLMC（Output Logic Macro Cell），通过编程可以将OLMC设置成不同的输出方式。这样同一型号的GAL器件可以实现PAL器件所有的各种输出电路工作模式，即取代了大部分PAL器件， 因此称为通用可编程逻辑器件。 GAL器件分两大类：一类为普通型GAL，其与或阵列结构与PAL相似，如GAL16V8（V表示输出方式可变）、GAL20V8 、ispGAL16Z8都属于这一类；另一类为新型GAL，其与或阵列均可编程， 与PLA结构相似，主要有GAL39V8。

  36. 7.2 可编程逻辑器件 GAL器件的特点 优点： ① 采用电擦除工艺和高速编程方法，使编程改写变得方便、 快速，整个芯片改写只需数秒钟，一片可改写 100 次以上。 ② 采用E2CMOS工艺，保证了GAL的高速度和低功耗。存取速度为 12～40 ns，功耗仅为双极性PAL器件的1/2或1/4，编程数据可保存 20年以上。 ③ 采用可编程的输出逻辑宏单元(OLMC)，使其具有极大的灵活性和通用性。 ④ 可预置和加电复位所有寄存器，具有100%的功能可测试性。 ⑤ 备有加密单元，可防止他人非法抄袭设计电路。

  37. 7.2 可编程逻辑器件 缺点： GAL和PAL一样都属于低密度PLD，其共同缺点是规模小，每片相当于几十个等效门电路，只能代替 2～4片MSI器件，远达不到LSI和VLSI专用集成电路的要求。 另外，GAL在使用中还有许多局限性，如一般GAL只能用于同步时序电路，各OLMC中的触发器只能同时置位或清0，每个OLMC中的触发器和或门还不能充分发挥其作用，且应用灵活性差等。这些不足之处，都在高密度PLD中得到了较好的解决。

  38. 7.2 可编程逻辑器件 七. 现场可编程门阵列FPGA FPGA是由许多独立的可编程逻辑模块组成，用户可通过编程将这些模块连接成所需要的数字系统。具有集成度高，编程速度快，设计灵活及可再配置等特点。 它由可配置逻辑块CLB（Confiqurable Logic Block)、输入/输出模块IOB（I/O Block)和互连资源IR（Interconnect Resource)三部分组成。 ①可配置逻辑块CLB是实现用户功能的基本单元，它们通常规则地排列成一个阵列，散布于整个芯片； ②可编程输入/输出模块(IOB)主要完成芯片上逻辑与外部封装脚的接口，它通常排列在芯片的四周； ③可编程互连资源(IR)包括各种长度的连线线段和一些可编程连接开关， 它们将各个CLB之间或CLB、 IOB之间以及IOB之间连接起来，构成特定功能的电路。 配置数据可以存储在片外的EPROM、E2PROM或计算机软、硬盘中。人们可以控制加载过程，在现场修改器件的逻辑功能，即所谓现场编程。

  39. 7.2 可编程逻辑器件 可编程互连资源 可配置逻辑块 C L B 可编程输入/输出模块 IOB FPGA的基本结构

  40. 第7章 小结 1.熟练掌握半导体存储器的功能和使用方法； 2.掌握RAM和ROM存储容量的扩展方法； 3.掌握用PROM、PAL 、PLA设计组合和时序逻辑电路的方法。

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