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第 9 章 TMS320C54x 硬件设计及接口技术

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第 9 章 TMS320C54x 硬件设计及接口技术. DSP 硬件设计是 DSP 应用系统设计的基础。 一个 DSP 最小系统 是由内部硬件资源如 CPU 、片内外设、存储器( ROM 、 RAM 或 FLASH )和 最基本的外围辅助电路 ( 电源、时钟晶振、复位电路和仿真接口 JTAG )组成。 一般的实际应用系统 是由最小系统和输入输出接口、通信接口、人机交互接口、外部程序存储器或数据存储器等外围扩展电路组成。. 第 9 章 TMS320C54x 硬件设计及接口技术. 目录 9.1 基于 C54x 的 DSP 最小系统设计 9.2 C54x 外部总线结构

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Presentation Transcript
9 tms320c54x
第9章 TMS320C54x硬件设计及接口技术

DSP硬件设计是DSP应用系统设计的基础。

一个DSP最小系统是由内部硬件资源如CPU、片内外设、存储器(ROM、RAM或FLASH)和最基本的外围辅助电路(电源、时钟晶振、复位电路和仿真接口JTAG)组成。

一般的实际应用系统是由最小系统和输入输出接口、通信接口、人机交互接口、外部程序存储器或数据存储器等外围扩展电路组成。

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第9章 TMS320C54x硬件设计及接口技术

目录

9.1 基于C54x的DSP最小系统设计

9.2 C54x外部总线结构

9.3 存储器扩展

9.4 A/D、D/A与DSP的接口技术

9.5 Bootloader功能的实现

9.6 C54x系统设计实例

9.7 DSP系统的调试与抗干扰措施

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第9章 TMS320C54x硬件设计及接口技术

9.1 基于C54x的DSP最小系统设计

DSP最小系统就是指没有输入扩展、输出扩展、除了片内通信通道也没有通信扩展的基本独立的、功能极其有限的DSP系统。仅在DSP芯片基础上增加了电源、时钟晶振、复位电路和仿真接口JTAG。

最小系统是DSP系统硬件设计的基础。

DSP最小系统的设计与DSP芯片结合的最紧密。

最小系统正常工作是整个DSP硬件系统正常工作的基础。

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第9章 TMS320C54x硬件设计及接口技术

9.1.1 DSP电源电路设计

1.单3.3V电源输出的电源管理芯片TPS7133,7233,7333

TPS75733应用电路

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第9章 TMS320C54x硬件设计及接口技术

9.1.1 DSP电源电路设计

1.单3.3V电源输出的电源管理芯片TPS75733

  • TPS75733有两种封装形式(5针的TO–220封装 和TO–263表面贴封装),如图9.2所示
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第9章 TMS320C54x硬件设计及接口技术

1.单3.3V电源输出的电源管理芯片

其引脚功能如表9.1所示。

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第9章 TMS320C54x硬件设计及接口技术

2.单1.8V电源输出的电源管理芯片

TPS75718、TPS76818的典型电路如图9.3所示:

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第9章 TMS320C54x硬件设计及接口技术

可调输出TPS76801的典型应用电路如图9.4所示:

Vref=1.1834 V

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第9章 TMS320C54x硬件设计及接口技术

TPS76801/TPS76818有两种封装形式(8-Pin SOIC 封装和20-Pin TSSOP封装),如图9.5所示

SOIC :Small Outline Integrated Circuit Package,小外形集成电路封装

TSSOP就是Thin Shrink Small Outline Package的缩写,(薄的缩小型SOP)

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第9章 TMS320C54x硬件设计及接口技术

TPS76801的输出电压Vout由图9.4中的反馈电阻R1和R2的比值决定。其关系可用如下公式描述:

  • 其中,Vref为标准参考电压1.1834 V,由芯片内部产生。按图9.4中的配置,Vout输出应为1.7988V,满足内核电压的要求。
3 i o
3.内核电压和I/O电压的上电顺序控制(同时或先内核)3.内核电压和I/O电压的上电顺序控制(同时或先内核)

TMS320F2812的供电电路如图所示(先I/O,后内核):

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第9章 TMS320C54x硬件设计及接口技术

4.双电源供电电路

其中TPS73HD318的封装形式28Pin TSSOP封装),如图所示。

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第9章 TMS320C54x硬件设计及接口技术

各管脚的功能如表所示

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第9章 TMS320C54x硬件设计及接口技术

采用TPS73HD318为DSP C5402供电的典型电路如图所示

复位脉冲脉宽200ms

RS引脚

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第9章 TMS320C54x硬件设计及接口技术

9.1.2 DSP复位电路设计

在RESET引脚RS提供至少5个CLKOUT时钟宽度负脉冲(复位脉冲:一般100~200ms),C54x处于以下初始工作状态:

ST0的值为1800h:

  • ST1的值为2900h :
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第9章 TMS320C54x硬件设计及接口技术

PMST的值为:

  • 扩展程序计数器XPC=0000H
  • 程序计数器PC=FF80H
  • 将地址总线置为FF80H
  • 中断标志寄存器IFR=0000H
  • 控制线均处于无效状态
  • 使数据总线处于高阻状态
  • 可同时参考2.5节复位内容
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第9章 TMS320C54x硬件设计及接口技术

对DSP进行复位的方法有以下几种:

1.软件复位法:程序内执行“RESET”汇编语句实现。

2.硬件复位法:上电复位、手动复位、自动复位。

1)RC上电复位电路:利用RC电路的延迟特性来产生复位所需要的低电平时间,其电路结构如图所示:

5v

1.5V

5V

要求:

100~200ms

100kΩ

施密特触发器保证复位脉冲低电平持续期的稳定。

4.7uf

Vc

t=167ms

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RC手动复位电路可以在系统运行异常的任何时候,用手动方式按键产生复位信号,其电路结构如图所示:

100kΩ

50Ω

4.7uf

复位电压0.238v<0.4v低电压门限

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第9章 TMS320C54x硬件设计及接口技术

2)专用集成电路提供的复位:定时自动复位和手动复位

最常用的“看门狗”芯片是Maxim公司的MAX705/6芯片。MAX706的封装形式(8Pin DIP/SO封装)如图9.11所示:

SO(small out-line) 小尺寸表面贴装

DIP: dual-in-line package, SOIC: Small Outline Integrated Circuit Package

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用MAX706构建的C54x的复位电路如图9.12所示:

XF脉冲不正常,则MR输出一负脉冲

手动复位

200ms

要求脉宽≥100ns正脉冲,周期不超过1.2s

Adjustable Power-Fail Comparator Input, 1.25V threshold

“看门狗”

Power-Fail Comparator Output

实现手动复位、上电复位和周期自动复位

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9.1.3 DSP时钟电路设计

1.基础时钟的产生

时钟信号走线长度尽可能短,线宽尽可能大,与其它印制线间距尽可能大,紧靠器件布局布线,必要时可以走内层,以及用地线包围;

DSP片内的振荡器,信号质量较差

有源晶振不需要DSP的内部振荡器,信号质量稳定

建议采用精度较高的石英晶体,尽可能不要采用精度低的陶瓷晶体

10MHZ

22pf

22pf

(b)外接有源晶振的时钟电路

(a)外接无源晶振的时钟电路

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第9章 TMS320C54x硬件设计及接口技术

2.锁相环PLL

PLL倍频系统的选择通过软件控制时钟方式寄存器CLKMD来实现,提供基础时钟的倍频或分频信号。CLKMD是地址为0058H的存储器映像寄存器(MMR),

  • 位结构如表所示:

PLLSTATUS为0表示分频状态。

PLLCOUNT确定倍频系数切换时的稳定时间。从PLLCOUNT开始每过16×CLKIN个周期减1,直到为零,才从新的倍频系数下开始输出主时钟。

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第9章 TMS320C54x硬件设计及接口技术

PLLON/OFF:PLL通断,它和PLLNDIV共同决定是否使用PLL,其状态决定如下表所示。

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第9章 TMS320C54x硬件设计及接口技术

PLL的PLLNDIV、PLLDIV和PLLMUL共同确定了倍频因子,倍频因子的确定如下表所示。

DIV (divider) mode

PLL mode

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3. PLL的硬件配置 :

上电复位初期的主时钟由时钟模式引脚(CLKMD1,CLKMD2和CLKMD3)确定,与初始时钟的倍频因子的关系如表所示

PLL停止工作,内部振荡器工作

(适用于C5402)

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第9章 TMS320C54x硬件设计及接口技术

4. PLL的配置切换

PLL工作在倍频模式时, 有锁定功能, 只在分频DIV方式时才能修改PLLCOUNT, PLLDIV, PLLMUL, PLLON/OFF。

实现倍频切换的步骤如下:

步骤1:复位PLLNDIV,选择DIV方式

步骤2:检测PLL的状态,直到PLLSTATUS位为0

步骤3:根据所要切换的倍频,确定乘系数PLLMUL

步骤4:由所需的稳定时间设置PLLCOUNT的当前值

步骤5:设定CLKMD寄存器

步骤6:检测PLL的状态,直到PLLSTATUS位为1

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第9章 TMS320C54x硬件设计及接口技术

例9-1 从某一倍频方式切换到PLL×1方式的程序如下:

STM #00H,CLKMD;切换到DIV方式

PLL_Status: LDM CLKMD,A

AND #01H,A; 测试PLLSTATUS位,若A≠0,

;表 明还没有切换到DIV方式,则继续等待,

BC PLL_Status,ANEQ ;

STM #03EFH,CLKMD ;切换到PLL×1方式

整数倍频之间的切换过程如图9.14所示。

  • 若A=0,则已切换到DIV方式

PLL×1

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第9章 TMS320C54x硬件设计及接口技术

例9-1 从某一倍频方式切换到PLL×1方式的程序如下:

STM #00H,CLKMD;切换到DIV方式

PLL_Status: LDM CLKMD,A

AND #01H,A; 测试PLLSTATUS位,若A≠0,

;表 明还没有切换到DIV方式,则继续等待,

BC PLL_Status,ANEQ ;

STM #03EFH,CLKMD ;切换到PLL×1方式

  • 若A=0,则已切换到DIV方式

DIV_Status:

LDM CLKMD,B

  • AND #01h,B;测试PLLSTATUS位,B=0,DIV方式

BC DIV_Status,BEQ ;若B≠0,则已切换到倍频方式

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第9章 TMS320C54x硬件设计及接口技术

从图9.14可以看出从任意一倍频模式切换到分频模式,不需要中间过渡。

但是,在1/2分频模式和1/4分频模式之间也不可以直接切换,需要中间过渡到任意整数倍频(如图9.15所示),然后再从该倍频模式切换到1/4分频。

图9.14

图9.15

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第9章 TMS320C54x硬件设计及接口技术

9.1.4 JTAG接口电路设计

JTAG(Joint Test Action Group --联合测试行动小组)是一种国际标准测试协议,主要用于芯片内部的测试。JTAG原理是在器件内部定义一个TAP(Test Access Port--测试访问口),通过专用的JTAG测试工具进行内部节点的测试。

C54x的硬件系统调试要通过仿真器进行,仿真器与调试计算机之间用并行口线缆或者USB线缆进行连接,仿真器和DSP硬件板之间要通过JTAG连接线进行连接,如图所示

图9.17

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第9章 TMS320C54x硬件设计及接口技术

JTAG连接口是一个14针的连接器,如图9.18所示:

图9.18

15.24cm

  • 其信号排列如图9.19所示:

图9.19

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第9章 TMS320C54x硬件设计及接口技术

表9.5 JTAG连接器各引脚信号的含义:

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TI公司DSP仿真器JTAG的DSP接口电路如图9.20所示:

图9.20标准距离(15.24cm )连接的JTAG接口电路

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第9章 TMS320C54x硬件设计及接口技术

图9.21远距离( 30.48cm )连接的JTAG接口电路

为了增加连接距离可以采用如图9.21所示的JTAG电路。

驱动器

9 2 c54x
9.2.1 C54x的外部总线接口(表9.6 外部总线接口组成)9.2 C54x外部总线结构

IAQ: instruction acquisition

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第9章 TMS320C54x硬件设计及接口技术
  • 其中,MSTRB存储器选通信号,在访问外部程序或数据存储器时有效,当访问程序存储器时,除了MSTRB有效以外,PS还将有效;
  • 在访问外部数据存储器时,除了MSTRB有效以外,DS还将有效。如表9-9所示。
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第9章 TMS320C54x硬件设计及接口技术

9.2.2 C54x的外部总线访问

  • 1、C54x外部总线的访问时序

1)外部存储器的访问时序

(a)读-读-写的时序--没有等待延时的外部存储器访问时序

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第9章 TMS320C54x硬件设计及接口技术

1)外部存储器的访问时序

(b)写-写-读的时序--没有等待延时的外部存储器访问时序

MSTRB goes high at the end of every write cycle to disable the memory while the address and/or R/W signal changes.

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第9章 TMS320C54x硬件设计及接口技术

2) 外部I/O的访问时序

外部I/O的操作时序如图9.23所示。在没有插入等待周期的情况下,对外部I/O设备读/写操作时,分别需要占用2个周期。IOSTRB低电平发生在时钟的上升沿到下一个上升沿之间。

3 i o1
3)外部I/O和存储器混合访问时序

有各种组合情况,如:存储器访问后紧跟I/O访问,I/O访问后紧跟存储器访问。如存储器读后I/O读(如图9.24所示)

图9.24 存储器读-I/O读—没有等待延时的混合访问时序

3 i o2
3)外部I/O和存储器混合访问时序

4) C54x外部总线访问的优先级: 先数据存储器,后程序存储器

I/O读后存储器读(如图9.25所示)

图9.25 I/O读-存储器读 ——没有等待延时的访问时序

external bus control
外部总线控制(External Bus Control)

2. C54x外部访问的等待状态产生

  • C54的外部总线是由两个单元控制:软件等待状态发生器( software-programmable wait-state generator)和分区转换逻辑( bank-switching logic)。
  • 对这两个单元的控制是通过两个寄存器:软件等待状态寄存器(software wait-state register — SWWSR)和分区转换控制寄存器(bank-switching control register — BSCR)实现。
  • 软件等待状态发生器可以延长外部的总线等待周期多达7-14个机器周期,可以方便的支持C54x DSP与速度较慢的外部设备连接。
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第9章 TMS320C54x硬件设计及接口技术

2. C54x外部访问的等待状态产生

1) 软件等待状态发生器(software-programmable wait-state generator), 内部逻辑结构图如图所示。

不为0则输出低电平

访问外部程序存储器的情况

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2) 软件等待状态发生器寄存器

软件可编程的等待状态发生器是受一个16位的软件等待状态寄存器SWWSR(software wait-state register)控制的。存储器影像寄存器(MMR)地址为0028h。

  • SWWSR的位结构如图9.27所示。

图9.27SWWSR的位结构

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第9章 TMS320C54x硬件设计及接口技术

2) 软件等待状态发生器寄存器

64K的程序存储器空间和数据存储器空间都分成两块(每块32K:8000-FFFF,0000-7FFF)。

I/O空间构成一块64K的空间。

每块空间在SWWSR中对应着3位域值时钟等待状态

可扩展成8M的程序存储器空间

XPA=1, 400000-7FFFFF,000000-3FFFFF

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第9章 TMS320C54x硬件设计及接口技术

软件等待状态控制寄存器SWCR(Software Wait-State Control Register)

软件可编程的等待状态的控制还受一个16位的软件等待状态控制寄存器SWCR控制。存储器影像寄存器(MMR)地址为002Bh。

SWSM(software wait-state multiplier)为1时,SWWSR中得等待状态数将被乘以2,这样等待的最大状态数将成为14个CLKOUT。

SWCR的位结构如图所示。

图9.28SWCR的位结构

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第9章 TMS320C54x硬件设计及接口技术

3)插入等待状态后存储器访问时序

插入一个等待状态的存储器访问时序如图9.29所示。原来1个时钟周期的读操作都将变成2个时钟周期,原来2个时钟周期的写操作将变成3个时钟周期。

图9.29 插入一个等待状态的存储器访问时序

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第9章 TMS320C54x硬件设计及接口技术

4)可编程的分区转换逻辑 :与等待状态和总线有关

可编程分区转换逻辑由分区转换控制寄存器BSCR(MMR地址0029h)来控制,

  • 位结构如图9.30所示。

BNKCMP决定外部存储器的分块大小。

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分区转换控制寄存器BSCR

PS~DS:程序空间/数据空间读寻址位,决定在连续进行程序读/数据读或数据读/程序读寻址之间是否插一个额外的周期;

PS~DS=1时,插一个额外周期;

PS~DS=0时,不插入。

IPIRQ (Interprocessor interrupt request bit):与等待状态没有关系。

HBH (HPI bus holder bit):与等待状态没有关系。

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分区转换控制寄存器BSCR

BH (Bus holder):总线保持控制位, 复位值为0, 用来控制总线保持器:

BH=0时,关断总线保持器;

BH=1时,接通总线保持器,总线保持在 原来电平。

EXIO (External bus interface off):关断外总线接口控制位,复位值为0 ,用来控制外部总线:

EXIO=0时,外部总线接口处于接通状态;

EXIO=1时,关断总线接口。在完成当前总线周期后,地址总线、数据总线和控制总线信号均变为无效:

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第9章 TMS320C54x硬件设计及接口技术

EXIO=1时,完成当前总线访问周期后,地址总线,数据总线和有关控制总线成为无效状态,如表9.11所示。

PMST中的DROM、MP/MC和OVLY位,以及ST1中的HM位都不能被修改。

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第9章 TMS320C54x硬件设计及接口技术

图9.31不同分区间的存储器读切换

分区转换逻辑控制自动插入一个等待时钟周期。

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第9章 TMS320C54x硬件设计及接口技术

图9.32 程序存储器和数据存储器间访问

分区转换逻辑控制自动插入一个等待时钟周期。

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第9章 TMS320C54x硬件设计及接口技术

9.2.3 外部总线接口的电平转换技术

1.常用信号电平转换标准

VOH:输出高电平的下限值;

VOL:输出低电平的上限值;

VIH:输入高电平的下限值;

VIL:输入低电平的上限值;

VT:阈值电压,高低电平间临界电压。

5VTTL和3.3VTTL:

转换标准相同

3.3VTTL和5VCMOS :

存在电平匹配的问题

3.3VTTL能否承受高于电源电压输入的能力?

图9.33常用信号电平转换标准

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第9章 TMS320C54x硬件设计及接口技术

2.数字逻辑器件接口特性要求

表9.8 驱动器件与负载器件的接口条件

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第9章 TMS320C54x硬件设计及接口技术

表9.9 常用标准接口的电压驱动接口关系

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3.数字逻辑器件接口电平转换电路

1)5V CMOS和5V TTL 驱动3.3V TTL/LVT/LVC/LV

这里主要解决一个高电平降压问题,可以利用最简单的电阻分压法。如图9.34所示

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第9章 TMS320C54x硬件设计及接口技术

2)3.3V TTL/LVT/LVC/LV驱动5V CMOS

这里主要解决一个3.3V高电平的提升问题,简单的方法可以利用OC(集电极开路)/OD(漏极开路)(如:74LVC 07)加上拉电阻的方法,如图9.35所示。

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第9章 TMS320C54x硬件设计及接口技术

3)5V CMOS/TTL和3.3V TTL/LVT/LVC/LV之间的双向驱动

AMD1M位

128K×8 UV-EPROM

Am27C010

图9.36 3.3V与5V CMOS间的双向驱动集成电平转换法

十六位三态门双向总线收发器74LVC 164245电平转换芯片

slide61
DSP与外围器件的接口
  • DSP与3.3v器件接口
    • 满足低功耗,避免混合系统电平转换;
    • 接口简单,电平一致,可以直接驱动。
  • DSP与5v器件接口
    • 以AM27C010(EPROM)与C5402接口为例
    • ① 分析电平转换标准
dsp 5v
DSP与5v器件接口
  • ② 电平转换标准一致,因此从C5402到AM27C010的地址线和信号线可以直接驱动;
  • ③ 然而,C5402不能承受5v电压,因此从AM27C010到C5402的数据线不能直接驱动,需要加入缓冲器;
  • ④ 选择缓冲器: 双电源供电或3.3v供电但能承受5v电压的缓冲器74LVC16425
slide63

74LVC

16245

TMS320VC5402

D0~D7

A0~A16

MSTRB

Am27C010

D0~D7

A0~A16

CE

OE

  • ⑤ 接口电路

AMD1M位

128K×8 UV-EPROM

图9.36 3.3V与5V CMOS/TTL兼容间的双向驱动集成电平转换法

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9.3 存储器扩展

C54x片内存储器资源配置

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第9章 TMS320C54x硬件设计及接口技术

9.3.1 C54x的外部程序存储器的扩展

1. 外部EPROM程序存储器的扩展

外部EPROM的写入要通过专用写入工具来进行。存储容量一般范围为256Kbit到32Mbit,有8位和16位两种组配方式, 有双列直插式封装和表面封装版本,有标准5V供电和低电压3.3V供电两种芯片类型可供选择。

2 flash
2. 外部FLASH程序存储器的扩展

1) flash存储器类型简介

  • 闪速存储器(flash memory)是半导体存储器的一种,简称闪存。闪存芯片在断电后仍能保持芯片内信息不丢失,而在正常供电时,系统自身(In_System)可以擦除和写入信息。
  • 闪存具有低功耗、大容量、擦写速度快、可整片或分扇区(块)由系统自身编程(烧写)、擦除等特点。目前常用的闪存主要有两种类型,一种是Nor Flash(称为或非型闪存、Nor闪存),另一种是Nand Flash(称为与非型闪存、Nand闪存)。
slide69

采用Nor Flash技术的芯片有以下特点:

    • · 芯片的地址线与数据线引脚是分开的,Nor Flash芯片片内带有SRAM接口。凡是存储器控制器支持SRAM的,均可以使用Nor Flash芯片;
    • · 芯片支持以字节为单位随机读写;
    • · 芯片内的代码不需要复制到SRAM、SDRAM中再读出执行,而是可以直接从Nor Flash芯片中一条一条地读出执行。
  • 由于以上特点,Nor Flash芯片常常作为嵌入式系统的引导(启动)ROM芯片使用。
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采用Nand Flash技术的芯片有以下特点:

    • · 芯片地址线与数据线引脚是共用的,区分它们还需要一些额外的控制引脚信号。芯片接口与ROM、SRAM不兼容;
    • · 芯片不支持以字节为单位随机读写。芯片读写操作以页面为单位,页面大小一般为 512字节,要修改某一字节,必须重写整个页面。擦除一般以块为单位进行;
    • · 芯片中的代码,需要在别的程序支持下,串行地将内容复制到SRAM或SDRAM中,然后才能一条一条取出执行,不适合直接作引导芯片。
  • 由于以上特点,Nand Flash芯片常常作为固态盘(电子盘、U盘存储器)使用。
9 tms320c54x54
第9章 TMS320C54x硬件设计及接口技术

2. 外部FLASH程序存储器的扩展

2)Intel公司28F系列 Flash存储器简介 (1)引脚分布

A16

28F400B3: 4M位

28F800B3: 8M位

28F1600B3: 16M位

Nor Flash

9 tms320c54x55
第9章 TMS320C54x硬件设计及接口技术

内部结构框图

数据线

命令、

数据、状态

  • 智能识别寄存器

命令用户接口(CUI)

状态

寄存器

地址线

存储单元

写状态机( WSM)

参数块

主块

9 tms320c54x56
第9章 TMS320C54x硬件设计及接口技术

28F系列Flash芯片引脚功能描述

9 tms320c54x59
第9章 TMS320C54x硬件设计及接口技术

(2)存储器块结构: 主块和参数块

参数块有8个小块(每块4k), 用来存放经常改写的数据,有的位于高端地址部分 (图a),

有的位于低端地址部分(图b)。

4k

4k

4k

4k

参数块

4k

4k

主块

参数块

主块

4k

4k

4k

4k

4k

4k

4k

4k

4k

4k

32k

32k

32k

32k

32k

32k

32k

32k

32k

32k

32k

32k

32k

32k

(a)top boot blocking

图9.38 28F400B3的片内存储器块结构

  • (b)bottom boot blocking
3 intel 28f flash
3)Intel公司28F系列 Flash存储器访问控制
  • 通过写状态机(Write State Machine, WSM)对Flash块进行擦出和编程,控制WSM的接口是命令用户接口Command User Interface (CUI) 。
  • The internal Write State Machine (WSM) automatically executes the algorithmsand timings necessary for program and erase operations, including verification, thereby unburdening the microprocessor or microcontroller.
  • The status register indicates the status of the WSM by signifying block erase or word program completion and status.
write state machine current next states
WRITE STATE MACHINE CURRENT/NEXT STATES

Command Input (and Next State)

  • 通过写状态机(Write State Machine, WSM)对Flash块进行擦出和编程。

Read Array

Read Array

Read Array

slide79

WRITE STATE MACHINE CURRENT/NEXT STATES

  • 通过写状态机(Write State Machine, WSM)对Flash块进行擦出和编程。
3 intel 28f flash1
3)Intel公司28F系列 Flash存储器访问控制

表9.12 28F系列Flash芯片操作状态及有关信号状态

  • 通过写状态机(Write State Machine, WSM)对Flash块进行擦出和编程,控制WSM的接口是命令用户接口Command User Interface (CUI) 。

备用

intelligent identifier read mode, so that reading the device will output the device and manufacturer codes (A0= 0 for manufacturer, A0= 1 for device, all other address inputs must be 0).

read status register
Read Status Register
  • The device status register indicates when a program or erase operation is complete and the success or failure of that operation.
  • To read the status register issue the Read Status Register (70H) command to the CUI. This causes all subsequent read operations to output data from the status register until another command is written to the CUI. To return to reading from the array, issue the Read Array (FFH) command.
  • The status register bits are output on DQ0–DQ7. The upper byte, DQ8–DQ15, outputs 00H during a Read Status Register command.
read status register1
Read Status Register
  • The contents of the status register are latched on the falling edge of OE# or CE#. This prevents possible bus errors which might occur if status register contents change while being read.
  • CE# or OE# must be toggled with each subsequent status read, or the status register will not indicate completion of a program or erase operation.
  • When the WSM is active, SR.7 will indicate the status of the WSM; the remaining bits in the status register indicate whether or not the WSM was successful in performing the desired operation (see表9-19 ).
9 tms320c54x60
第9章 TMS320C54x硬件设计及接口技术

(1)读(Read)操作

28F400B3的读操作时序

slide84
其中,各时间段的含义与取值范围如下表所示。其中,各时间段的含义与取值范围如下表所示。

R6(R7):CE#(OE#)-输出low Z建立时间

R8(R9):CE#(OE#)-输出high Z建立时间

9 tms320c54x61
第9章 TMS320C54x硬件设计及接口技术

(2)写(Write)操

28F400B3的写操作时序

SRD: Status Register Data

3 9 19 28f flash
(3)控制命令 表9-19 28F系列Flash芯片操作命令表
3 9 19 28f flash1
(3)控制命令 表9-19 28F系列Flash芯片操作命令表
3 9 19 28f flash2
(3)控制命令 表9-19 28F系列Flash芯片操作命令表
slide90
(4)命令总线定义

SRD: Status Register Data

IA: Identifier Address

ID: Identifier Data

BA: Block Address

5 status register
(5)状态寄存器StatusRegister

ESS: Erase-Suspend Status

PSS: Progrram-Suspend Status

BLS: Block Lock Status

9 tms320c54x62
第9章 TMS320C54x硬件设计及接口技术

4)Intel公司28F系列 Flash存储器在DSP系统中的应用

(1)硬件连接

28F400B3 的应用电路

9 tms320c54x63
第9章 TMS320C54x硬件设计及接口技术

4)Intel公司28F系列 Flash存储器在DSP系统中的应用

(1)硬件连接

  • The XF pin is used to enable programming. When XF is driven low, the flash memory should be in read mode. When XF is driven high, the flash memory can be erased and programmed. In order to match 28F400B3 timing requirements, XF is ORed with /MSTRB before being connected to /OE. The R/W pin is ORed with /MSTRB before being connected to /WE.

28F400B3 的应用电路

9 tms320c54x64
第9章 TMS320C54x硬件设计及接口技术

(2)软件流程:

图9-42 28F400B3的编程流程

WSMS=0表示编程或擦除工作正在继续

0

VPP电压低

9 tms320c54x65
第9章 TMS320C54x硬件设计及接口技术

图9-43 28F400B3块擦除流程

擦除确认

命令总线定义

VPP电压低

擦除错误

9 42 9 43
据图9.42和9.43所示程序流程图编写的程序代码如下:据图9.42和9.43所示程序流程图编写的程序代码如下:

.mmregs

.def Start

.text

Start: STM #00FEH, SP

STM #03B4H, SWWSR ;设置s/w = 5

CALLSet_Read_Mode ; 进入正常读模式

STM #0, AR1 ; AR1为块地址

CALLErase

STM #4000H, AR1 ;AR1为数据地址

LD #55AAH, B ;B包含要编程的数据

CALL Program

设置software wait state register 5种等待时间

0000001110110100

9 tms320c54x66
第9章 TMS320C54x硬件设计及接口技术

CALL Set_Read_Mode

Set_Read_Mode:

SSBX XF ;使能命令写

LD #0FFH, A ;读阵列命令代码

STM #4000H, AR1 ;任意外部存储器地址

STL A, *AR1 ;写命令代码

RPT #4

NOP ; CPU延时

RSBX XF ;关闭命令写

RET

9 tms320c54x67
第9章 TMS320C54x硬件设计及接口技术

Erase: PSHM AR1 ;保存块地址

SSBX XF ;使能命令写

LD #20H, A ;设置命令代码

STM #4000H, AR1 ;任意外部地址

STL A, *AR1 ;第一个字节=20h

LD #0D0H, A ;第二个字节= 0D0h

STL A, *AR1

RPT #4

NOP ; CPU延时

RSBX XF ;关闭命令写

9 tms320c54x68
第9章 TMS320C54x硬件设计及接口技术

E_RS: LD *AR1, A ;获得状态

ADD A, #0, B ;B=A

AND #80H, B ;测试SR.7

BC E_SC, BNEQ

AND #40H, A ;擦除挂起?

BC Error, ANEQ

B E_RS ;重读状态寄存器SR

E_SC: AND #3AH, A ;屏蔽错误位

BCError, ANEQ

POPM AR1 ;恢复地址

RET

0 0 1 1 1 0 1 0

9 tms320c54x69
第9章 TMS320C54x硬件设计及接口技术

Program: SSBX XF ;使能命令写

LD #40H, A ;设置编程命令代码

STL A, *AR1 ;AR1指向外部地址

RPT #4

NOP ; CPU延时

STL B, *AR1 ;写数据,B含要编程数据

RPT #4

NOP ; CPU延时

RSBX XF ;关闭命令写

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第9章 TMS320C54x硬件设计及接口技术

P_RS: LD *AR1, A ;获得状态

ADD A, #0, B ;B=A

AND #80h, B ;测试SR.7

BC P_RS, BEQ(改后) ;重读状态寄存器SR

P_SC: AND #1AH, A ;屏蔽错误位

BC Error, ANEQ

RET

Error: B $ ;自循环

.sect ".vec"

B Start

.end

0 0 0 1 1 0 1 0

9 tms320c54x71
第9章 TMS320C54x硬件设计及接口技术

9.3.2 C54x的外部数据存储器的扩展

  • DSP 外部数据存储器一般包括三种类型:静态 RAM (SRAM)、动态 RAM(DRAM)和 EEPROM。
  • 其中 SRAM 读写速度最快,但价格较高。DRAM 需要动态刷新,价格较低。SRAM 适合于外部存放需要经常访问或更新的临时数据,动态 RAM 适于外部存放大量的临时数据。
  • EEPROM的特点是它是一种非易失性存储器,即它的存储单元所存放的内容在掉电后不丢失。
  • 外部SRAM数据存储器的扩展

这里以常用的 ICSI (Integrated Circuit Solution Inc)公司的 IS61LV6416作为外部 SRAM 数据存储器的扩展。

9 tms320c54x72
第9章 TMS320C54x硬件设计及接口技术

9.3.2 C54x的外部数据存储器的扩展

1. 外部SRAM数据存储器的扩展

1) IS61LV6416引脚分布

64K×16bit SRAM

TSOP: Thin Small Outline Package 薄小外形封装

TFBGA:Thin fine-pitch ball grid array 薄型细间距球栅阵列封装

1 sram
1. 外部SRAM数据存储器的扩展

1) IS61LV6416引脚分布

A0~A15:地址线;

I/O0~I/O15:数据线

LB为低字节控制,低有效时数据的输入输出通道 I/O0~I/O7 打开,

UB为高字节控制,低有效时数据的输入输出通道 I/O8~I/O15 打开,

CE作为片选输入低有效,

OE 为输出使能低有效,

WE为写使能低有效。

9 tms320c54x73
第9章 TMS320C54x硬件设计及接口技术

2)读写控制 IS61LV6416的读写控制真值表如表9.22决定。

9 tms320c54x74
第9章 TMS320C54x硬件设计及接口技术

其读时序如图所示。

图9.45 IS61LV6416的读时序图

3 is61lv6416 dsp
3)IS61LV6416在DSP系统中的应用

将IS61LV6416 SRAM存储器用于C54x外部扩展数据存储器的连接示意图如图9.47所示。

编程时设置好SWWSR插入等待周期,正常指令即可访问。

2 eeprom
2. 外部EEPROM数据存储器的扩展

在dsp系统中,经常在掉电时保存一些系统状态,此时电可擦可编程只读存储器EEPROM (Electrically Erasable Programmable Read-Only Memory)是最佳选择。

美国微芯科技公司(Microchip Technology Inc.)生产的电擦写式只读存储器系列24CXX、 24LCXX、24AAXX 和24FCXX (统称24XX* )。该系列器件支持2 线(I2C总线)串行接口。允许连接到同一条总线上的器件数目最多可达 8 个。

低电压设计允许工作电压最低可至1.8V,待机电流和工作电流分别为1 μ A 和1 mA。

2 eeprom1
2. 外部EEPROM数据存储器的扩展

1)芯片简介

24XX系列EEPROM容量范围为128 位到512 千位。容量为1 千位以及超过1 千位的器件具有页写入能力。

24AAXX 工作电压1.8-5.5V,最大时钟频率400kHz;

24FCXX 工作电压1.8-5.5V,最大时钟频率1M Hz;

24LCXX 工作电压2.5-5.5V,最大时钟频率400kHz。

2 eeprom2
2. 外部EEPROM数据存储器的扩展

1)芯片简介

表9.19 24LCXX系列EEPROM

9 tms320c54x75
芯片各引脚的功能如下表所示第9章 TMS320C54x硬件设计及接口技术

常用的PDIP、表面贴片 SOIC、TSSOP和MSOP封装的24CXX芯片如图9.48所示:

PDIP:Plastic Dual In-Line Package塑料双列直插式封装

MSOP:Miniature Small Outline Package微型小外形封装

DFN:Dual Flat Non-leaded Package双侧扁平无引脚封装

2×3m2

5×6m2

slide117
总线协议定义如下:

• 只有在总线空闲时才可启动数据传输。• 数据传输期间,在时钟线为高电平时,无论何时,数据线都必须保持稳定。在时钟线为高电平时改变数据线将视为起始或停止条件。图中定义了相应的总线条件。

slide118
无地址输入引脚器件的控制字节和地址字节的分配无地址输入引脚器件的控制字节和地址字节的分配

x=可为任意值

Read/Write位(读= 1, 写= 0)

slide119
带地址输入引脚器件的控制字节和地址字节的分配带地址输入引脚器件的控制字节和地址字节的分配
9 tms320c54x76
第9章 TMS320C54x硬件设计及接口技术

24LCXX系列EEPROM所用地址线情况如表9.27所示。

3 dsp
3)在DSP系统中的应用

24XX系列EEPROM用于C54X外部扩展数据存储器连接图9.50

9 3 3 c54x1
9.3.3 C54x的外部共享存储器的扩展

1. 共享SRAM

图9.52 两个DSP CPU在不使用HOLD模式的情况下(如果使用HOLD模式,任何CPU在访问共享的存储器之前需要先向当前总线控制器提出总线控制要求,在得到响应后就可像访问独享存储器那样访问共享的存储器)共享SRAM的连线图。

IDT71V008S10是IDT公司( Integrated Device Technology, Inc.) 的32k×16位SRAM。为便于同步,两个DSP采用相同的时钟频率,左边DSP提供时钟,右边DSP使用该时钟。

为防总线电平冲突,用两个缓冲器74ALVCH16245与SRAM进行隔离。只有OE使能时,该缓冲器连接的DSP才与SRAM连接。R/W隔离前为方向选择信号,隔离后作为SRAM的读写信号。

9 3 3 c54x2
9.3.3 C54x的外部共享存储器的扩展

两个54xDSP之间共享32K字的SRAM

1. 共享SRAM

ATF22LV10C

图9.52

IDT71V008S10

9 3 3 c54x3
9.3.3 C54x的外部共享存储器的扩展

1. 共享SRAM

每个DSP的DS /MSTRB 和A15都连接到PLD器件ATF22LV10C上,PLD器件有三个输出:SRAM 的CS,将32k×16位的SRAM定位到64k×16数据存储器的高半(A15=1时CS有效)或者低半(A15=0)。

另一个是分别连接到两个DSP的READY,以便通知相应的DSP访问SRAM。

PLD根据每个DSP的DS、MSTRB和A15情况查看有哪个DSP需要访问共享的SRAM.

然后通过READY和相应的OE和CS将该DSP访问SRAM的通路打开,完成该DSP对SRAM 的汸问。

9 3 3 c54x4
9.3.3 C54x的外部共享存储器的扩展

1. 共享SRAM

如果两个DSP同时对 SRAM提出访问请求时,PLD会主动作出仲裁,先让其中的一个DSP完成SRAM访问,在该DSP的访问结束后,再让另一个DSP完成SRAM的访问。由于PLD是硬件逻辑电路, 所以仲裁的速度非常快。

DSP检测到READY忙以后,需要至少等待两个外部数据总线等待周期(取决于软件等待状态发生器SWWSR的设置)以后再来检测READY信号线的状态,以便对方完成当前的访问。

2 fifo first in first out
2. 共享FIFO(First In First Out )

FIFO是先进先出数据缓存器,他与普通存储器的区别是没有外部读写地址线,只能顺序写入数据,顺序读出数据,其数据地址由内部读写指针自动加1完成,不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。

FIFO一般用于不同时钟域之间的数据传输,比如FIFO的一端是AD数据采集,另一端是计算机的PCI总线,假设AD采集速率为16位 100KSPS (kilo Samples per Second),那么每秒的数据量为100K×16bit = 1.6Mbps,而PCI总线的速度为33MHz,总线宽度32bi t,其最大传输速率为1056Mbps,在两个不同的时钟域间就可以采用FIFO来作为数据缓冲。

9 tms320c54x78
第9章 TMS320C54x硬件设计及接口技术

2. 共享FIFO

图9.53 两个54xDSP之间共享FIFO工作原理图

sn74abt7819 12 9 54
SN74ABT7819-12芯片引脚如图9.54所示

图9.54

SN74ABT7819-12PH芯片引脚图

512 ×18 ×2位

Texas Instruments Inc.

9 tms320c54x79
第9章 TMS320C54x硬件设计及接口技术

图9.55 SN74ABT7819-12内部结构图

A口端

512 ×18 位

双口SRAM

FIFO BA

512 ×18 位

双口SRAM

FIFO AB

B口端

9 tms320c54x80
第9章 TMS320C54x硬件设计及接口技术

图9.55

SN74ABT7819-12内部结构图

512 ×18 位

双口SRAM

FIFO B A

A口端

B口端

IRB

AF/AEB

HFB

9 tms320c54x81
第9章 TMS320C54x硬件设计及接口技术

图9.55 SN74ABT7819-12内部结构图

A口端

512 ×18 位

双口SRAM

FIFO BA

512 ×18 位

双口SRAM

FIFO AB

B口端

9 tms320c54x82
第9章 TMS320C54x硬件设计及接口技术

图9.55

SN74ABT7819-12内部结构图

IRA

AF/AEA

HFA

512 ×18 位

双口SRAM

FIFO AB

A口端

B口端

9 tms320c54x87
第9章 TMS320C54x硬件设计及接口技术

两个54xDSP之间共享FIFO连接示意图

A口端

B口端

9 tms320c54x88
第9章 TMS320C54x硬件设计及接口技术

DSP与FIFO的连接示意图

A口端

B口端

9 tms320c54x89
第9章 TMS320C54x硬件设计及接口技术

端口A的读写时序图如图9.58所示: (a)A口的读时序

3 ram
3. 共享双口RAM

图9.59

双口RAM IDT707278S/L的引脚分布100pin

4个独立的8K x 16 位的块,512 Kbit存储器

Integrated Device Technology, Inc

9 tms320c54x91
第9章 TMS320C54x硬件设计及接口技术

双口RAM IDT707278S/L的内部结构图

4个独立的

8K x16 位的块

slide152
正常读操作的时序如图9.61所示。

图9.61 双口RAM IDT707278S/L的读时序图

slide153
正常写操作的时序如图9.62所示

图9.62 双口RAM IDT707278S/L的写时序图

ram idt707278s l dsp
双口RAM IDT707278S/L在DSP系统中的应用图
  • 图9.63 双口RAM IDT707278S/L在DSP系统中的应用
9 4 a d d a dsp
将模拟信号转换成数字信号的过程为ADC,将数字信号转换成模拟信号的过程为DAC。将模拟信号转换成数字信号的过程为ADC,将数字信号转换成模拟信号的过程为DAC。

ADC的性能指标有:

(1)分辨率

(2)偏移误差

(3)量化误差

(4)满刻度误差

(5)转换速率

(6)内部配置

(7)外部接口

9.4 A/D、D/A与DSP的接口技术

DAC的性能指标有:

(1)分辨率

(2)建立时间

(3)内部组成

(4)外部接口

9 4 1 tlv320aic23b
9.4.1 TLV320AIC23B芯片简介

是一种高性能立体声编解码芯片。它内部同时集成了ADC和DAC。音频输入包括了麦克风输入和立体声输入;音频输出为立体声输出。支持SPI和IIC接口

图9.64 TLV320AIC23B的引脚分布

9 tms320c54x92
第9章 TMS320C54x硬件设计及接口技术

图9.65 其内部结构

TLV320AIC23B

tlv320aic23b 9 254
TLV320AIC23B的引脚功能如表9.25所示

rms是root mean square 均方根值, 通常所说 “有效值”,Vrms是指交流电压的有效值。

tlv320aic23b 9 255
TLV320AIC23B的引脚功能如表9.25所示
  • VMID: Midrail voltage decoupling input.
9 4 2 tlv320aic23b
9.4.2 TLV320AIC23B的控制

1. 内部控制寄存器

表9.26 TLV320AIC23B的内部控制寄存器(共11个)

9 26 tlv320aic23b 11
表9.26 TLV320AIC23B的内部控制寄存器(共11个)

每个控制寄存器地址占据7个位

9 tms320c54x93
第9章 TMS320C54x硬件设计及接口技术

1)左声道输入通道音量控制寄存器(地址: 0000000)

每个寄存器的数据长度位9位:D[8:0]

LRS:左右声道同时更新,0 = 禁止,1 = 激活

LIM:左声道输入静音,0 = Normal,1 = Muted

LIV[4:0]: 左声道输入音量控制 (10111 = 0 dB 缺省)

最大11111 = +12 dB,最小 00000 = –34.5 dB

X: 保留

9 tms320c54x94
第9章 TMS320C54x硬件设计及接口技术

2)右声道输入通道音量控制寄存器(地址: 0000001)

RLS:右左声道同时更新,0 = 禁止,1 = 激活

RIM:右声道输入静音,0 = Normal,1 = Muted

RIV[4:0]:右声道输入音量控制 (10111 = 0 dB 缺省)

最大11111 = +12 dB,最小 00000 = –34.5 dB

X: 保留

9 tms320c54x95
第9章 TMS320C54x硬件设计及接口技术

3)左通道耳机音量控制寄存器(地址: 0000010)

LRS:左右耳机通道同步更新,0 = 禁止,1 = 激活

LZC:左通道过0检测,0 = Off,1 = On

LHV[6:0]: 左耳机通道音量控制(1111001=0 dB,default), 最大1111111 = +6 dB ,最小0110000 = –73 dB (mute)

Left-channel zero-cross detect

9 tms320c54x96
第9章 TMS320C54x硬件设计及接口技术

4)右通道耳机音量控制寄存器(地址: 0000011)

RLS:右左耳机通道同步更新,0 = 禁止,1 = 激活

RZC:右通道过0检测,0 = Off,1 = On

RHV[6:0]:右耳机通道音量控制(1111001=0 dB,default), 最大1111111 = +6 dB ,最小0110000 = –73 dB (mute)

9 tms320c54x97
第9章 TMS320C54x硬件设计及接口技术

5)模拟音频通道控制寄存器(地址: 0000100)

STA[2:0]: 侧音衰减,000 = –6 dB, 001= –9 dB, 010 = –12 dB, 011= –18 dB, 1xx=0 dB

STE:侧音激活,0 = 禁止,1 = 激活

DAC:DAC 选择, 0 = DAC 关闭, 1 = DAC 选择

BYP:旁路,0 = 禁止,1 = 激活

INSEL:模拟输入选择 ,0 = 线路,1 = 麦克风

MICM :麦克风静音,0 = 正常,1 = 静音

MICB:麦克风增益, 0=OdB ,1 =20dB

SideTone Amplifier Gain

Microphone boost

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第9章 TMS320C54x硬件设计及接口技术

6)数字音频通道控制寄存器(地址: 0000101)

DACM:DAC 软件静音,0 = 禁止,1 = 激活

DEEMP[1:0]:De-emphasis 控制,00 = 禁止 ,01 = 32 kHz,10 = 44.1 kHz,11 = 48 Khz

ADCHP:ADC滤波器,0 = 禁止,1 = 激活

X:保留

ADChigh-pass filter

9 tms320c54x100
第9章 TMS320C54x硬件设计及接口技术

7)省电控制寄存器(地址: 0000110)

OFF: 设备电源, 0= On,1=OFF

CLK:时钟, 0= On,1=OFF

OSC: 振荡器,0= On,1=OFF

OUT:输出 , 0= On,1=OFF

DAC: DAC,0= On,1=OFF

ADC: ADC,0= On,1=OFF

MIC:麦克风输入, 0= On,1=OFF

LINE: Line输入,0= On,1=OFF

9 tms320c54x101
第9章 TMS320C54x硬件设计及接口技术

8)数字音频接口格式寄存器(地址: 0000111)

MS:主从模式选择,0 = 从模式,1 = 主模式

LRSWAP:DAC左/右通道交换,0 = 禁止,1 = 激活

LRP:DAC 左/右通道定相,0 = 右通道on, LRCIN 高电平,1 = 右通道on, LRCIN 低电平

IWL[1:0]: 输入字长度, 00=16bit, 01=20bit, 10=24bit, 11=32bit

FOR[1:0]:数据格式,11 = DSP格式, 帧同步后跟随两个字; 10 = I2S格式, MSB 优先 ,左侧-1对齐; 01 = MSB 优先 ,左声道对准; 00 = MSB优先 ,右声道对准。

  • phase
  • DSP模式下
9 tms320c54x102
第9章 TMS320C54x硬件设计及接口技术

9)采样率控制寄存器(地址: 0001000)

CLKOUT: 时钟输出分频, 0 = MCLK, 1 = MCLK/2

CLKIN: 时钟输入分频, 0 = MCLK, 1 = MCLK/2

SR[3:0]: 采样率控制

BOSR:基本过采样率, USB模式: 0= 250 fs, 1= 272 fs

正常模式: 0= 256 fs, 1= 384 fs

USB/Normal: 时钟模式选择, 0=normal,1= USB

  • MCLK:Master Clock主时钟
9 tms320c54x103
第9章 TMS320C54x硬件设计及接口技术

10)数字接口激活寄存器 (地址: 0001001)

ACT:激活控制,0 = 停止,1 = 激活

11)复位寄存器 (地址: 0001111)

RES :写000000000 到这个寄存器引发初始化

slide177
2.内部控制接口

控制接口用来对设备寄存器进行编程处理。控制接口有两种工作方式:3线的SPI方式和2线的IIC方式。

1)SPI模式 mode=1

mode=0为I2C模式,=1为SPI模式

将数据字锁存入AIC

锁存数据位

1

16

串行位时钟

串行数据输入

控制数据位B[8:0]

控制地址位B[15:9]

TLV320AIC23B的SPI模式控制时序

2 2 i2c iic i 2 c
2)2线(I2C)模式(或写为IIC或I2C)

图9.67 TLV320AIC23B的两线模式控制时序

mode=0

当SCLK为高时SDIN的下降沿作为开始。开始之后的第7位决定总线上的那一个设备接收数据。

R/W决定了数据的传送方向。在第九个时钟周期把SDIN置低,承认数据传送。

在接下来的两个8位块实现控制。

B[15:9]控制地址位;B[8:0]控制数据位

数据传送完的结束条件是当SCLK为高时SDIN引脚出现上升沿。

串行脉冲

串行数据输入

N

承认数据传送

数据传送方向

slide179
3.模拟接口

1)声道输入接口

R1 and R2 divide the input signal by two, reducing the 2 VRMS from the CD player to the nominal 1 VRMS.

1 VRMS

2 VRMS

C2=470nF

R1 = 5 kΩ

CD播放器

R2 = 5 kΩ

C1=47pF

图9.68 TLV320AIC23B的声道输入接口

slide180
2)麦克风输入

nominal gain of the first stage: G1 = 50 k/10 k = 5;

the gain can be adjusted by G1 = 50 k/(10 k + RMIC)

RMIC

TLV320AIC23B的麦克风输入接口

9 tms320c54x104
第9章 TMS320C54x硬件设计及接口技术

其他方式:

3)声道输出

4)耳机输出

5)模拟旁路方式

6)侧音插入

9 tms320c54x105
第9章 TMS320C54x硬件设计及接口技术

4.数字音频接口

TLV320AIC23B 支持4种音频接口方式:

Right justified

Left justified

I2S mode

DSP mode

9 tms320c54x106
第9章 TMS320C54x硬件设计及接口技术

1)Right-Justified方式

the LSB is available on the rising edge of BCLK, preceding a falling edge on LRCIN or LRCOUT

MSB

LSB

9 tms320c54x107
第9章 TMS320C54x硬件设计及接口技术

2)Left-Justified方式

the MSB is available on the rising edge of BCLK, following a rising edge on LRCIN or LRCOUT

MSB

LSB

9 tms320c54x108
第9章 TMS320C54x硬件设计及接口技术

3)I2S方式 , MSB 优先,左侧-1对齐

the MSBis available on the second rising edge of BCLK, after the falling edge on LRCIN or LRCOUT

LSB

MSB

4 dsp
4)DSP方式

LRP=0, MSB在LRCIN上升沿后BCLK的第一个上升沿时出现

LRP=1, MSB在LRCIN上升沿后BCLK的第二个上升沿时出现

与McBSP 口兼容, LRCIN, LRCOUT 与McBSP帧同步FSX,FSR相连;LRCIN、LRCOUT下降沿启动数据传输。左通道是数据第一个字,紧跟的是右通道第二个字。

LRP=1

MSB

MSB

LSB

LSB

slide187
5.音频采样率

1)采样率控制寄存器(地址: 0001000)

CLKOUT: 时钟输出分频, 0 = MCLK, 1 = MCLK/2

CLKIN: 时钟输入分频, 0 = MCLK, 1 = MCLK/2

SR[3:0]: 采样率控制

BOSR:基本过采样率, USB模式: 0= 250 fs, 1= 272 fs

正常模式: 0= 256 fs, 1= 384 fs

USB/Normal: 时钟模式选择, 0=normal,1= USB

  • MCLK:Master Clock主时钟
3 normal mode
3)Normal-Mode采样率

(a)MCLK = 12.288 MHz

3 normal mode1
3)Normal-Mode采样率

(b)MCLK = 11.2896 MHz

3 normal mode2
3)Normal-Mode采样率

(c)MCLK = 18.432 MHz

3 normal mode3
3)Normal-Mode采样率

(d)MCLK = 16.9344 MHz

9 4 3 tlv320aic23b
9.4.3 TLV320AIC23B的应用

TLV320AIC23B在DSP系统中的典型应用如图9.74所示。

数据接口

输出

LOUT

ROUT

LLINEIN

控制接口

RLINEIN

输入

MODE=0为I2C模式,=1为SPI模式

9 5 bootloader
9.5 Bootloader功能的实现

9.5.1 引导(Boot)顺序及引导模式简介

Bootloader程序按照一定的顺序检查你选择了哪种“加载模式”,TMS320C5409(5402)为例(不同型号的DSP其检查顺序是有一些区别的)说明其检查顺序是:

1)主机接口(HPI)模式

2)串行EEPROM模式

3)并行模式

4)通过McBSP1的标准串口模式

5)通过McBSP2的标准串口模式

6)通过McBSP0的标准串口模式

7)I/O模式

tms320c5409 c5402
TMS320C5409、C5402检测顺序

07Fh中的值是否非0?

HPI模式

Reset

NO

INT2有效?

有效入口点?

YES

YES

NO

串行模式

转向入口点

有效串行EEPROM?

YES

YES

INT3有效?

并行模式

从I/O空间FFFFh读源地址

NO

加载代码

NO

YES

有效并行模式?

NO

从数据空间FFFFh读源地址

YES

有效并行模式?

接下页

加载代码

NO

初始化串口

slide196
检测顺序流程

接上页初始化串口

07Fh中的值是否非0?

标准串口模式

C5402无该项,其他同

YES

YES

YES

YES

YES

YES

YES

YES

有效入口点?

McBSP2?

BIO为低电平?

McBSP0?

McBSP1?

有效关键字?

有效关键字?

有效关键字?

有效关键字?

加载代码

NO

YES

NO

NO

NO

NO

NO

NO

NO

NO

加载代码

加载代码

加载代码

加载代码

I/O模式

HPI模式(再一次)

不再检测INT2

9 tms320c54x109
第9章 TMS320C54x硬件设计及接口技术

串行EEPROM引导模式的连接图: SPI串行通信

9 tms320c54x110
第9章 TMS320C54x硬件设计及接口技术

串行EEPROM引导模式的读操作时序图:

CS

9 tms320c54x111
第9章 TMS320C54x硬件设计及接口技术

标准串行引导模式的定时要求

9 5 2 boot
9.5.2 引导(Boot)表格式

表9-36 Bootloader 16位引导表格式

9 5 3 boot
9.5.3 引导(Boot)表的生成

利用hex格式转换工具生成引导表的步骤是:

1.汇编(或编译)程序代码时使用“-v548”汇编选项,该选项可使汇编器生成的目标代码中包含所引用的器件(C5409)的与Bootloader有关的信息。

2.链接文件

把目标文件链接在一起,生产各个段。后面的格式转换工具只对一初始化的段进行转换。注意链接的段地址必须是内部RAM地址。

9 5 3 boot1
9.5.3 引导(Boot)表的生成

3.格式转换

运行hex格式转换工具,并选择合适的选项,把链接器生成的COFF格式的目标文件转换成引导表。例如把myfile.out转换成串行EEPROM方式的引导表。有关的链接命令文件(hexutil.cmd)内容如下:

myfile.out /* 输入COFF文件名

–e 0300h /* 入口点符号(地址).

–a /* ASCII hex 输出文件格式

–boot /* Bootload 输入文件中的所有段

–bootorg SERIAL /* 产生串行口引导表

–memwidth 8 /* EEPROM宽度是8位

–o myfile.hex /* 输出文件名

调用 hex500 hexutil.cmd ;转换成串行EEPROM的引导表

9 6 c54x
9.6 C54x系统设计实例

9.6.1 DSP系统设计步骤

  • DSP系统设计的主要步骤
slide210
依据此设计流程,一般包含以下几个步骤:

1.根据项目要求撰写项目任务书。任务书应清晰地描述系统功能和待完成的任务,描述形式可采用各种方式,牢牢把握设计目标。

2.根据任务书定义系统性能指标写出设计计划书,并由任务书中的待实现功能转换为DSP系统的性能指标要求,然后进行仿真实验。实验可用软件模拟,也可用其他仪器实地进行,以确定适合DSP的最佳算法。

3.根据目标要求确定对芯片的要求(如速度、精度、动态范围、体积以及价格、市场供货、配套服务等)选择DSP芯片和外围器件。

4.进行硬件设计、调试与开发。一般要借助于专用工具,对于硬件调试要采用硬件仿真器,软件调试可采用软件仿真环境如CCS。

5.系统总装与集成测试。就是将各部件与模块总装组成一台样机,并在实际系统中运行。并随时通过调整系统各组成部件或参数改进系统性能。

9 6 2
9.6.2 语音信号处理概述

1. 语音编解码

语音编码方法归纳起来可以分成三大类:

1)波形编码

原理简单,失真小

数码率高

2)参数编码

数码率低

音质较差,复杂度高

3)混合编码

较低的比特率上获得较高的语音质量

slide212
1)波形编码

波形编解码器的思想是,编码前根据采样定理对模拟语音信号进行采样,然后进行幅度量化与二进制编码。它不利用生成语音信号的任何知识而企图产生重构信号,其波形与原始话音尽可能一致。

最简单的脉冲编码调制(PCM),即线性PCM,对语音作数/模变换后再由低通滤波器恢复出现原始的模拟语音波形。在数据率为64Kbps的时候,重构话音质量几乎与原始的话音信号没有什么差别。

该量化器在美洲的压扩标准是μ律(μ-Law),在欧洲的压扩标准是A律(A-Law)。它们的优点是编解码器简单,延迟时间短,音质高。不足之处是数据速率比较高,对传输通道的错误比较敏感。

9.6.2 语音信号处理概述

9 6 21
9.6.2 语音信号处理概述

2)参数编码

参数编码又称信源编码器或声码器,是根据人的发声机理,在编码端对语音信号进行分析,从话音波形信号中提取出话音参数,并使用这些参数通过话音生成模型重构话音。

声码器每隔一定时间分析一次语音,传送分析获得的有/无声和滤波参数。在解码端根据接收的参数再合成声音。声码器编码码率很低,可以达到1.2K---2.4Kbps,但复杂度比较高,合成语音质量较差。尽管其音质较差,但因保密性能好,一般用于军事领域。

9 6 22
9.6.2 语音信号处理概述

3)混合编码

混合编码是将波形编码和信源编码的原理结合起来,数码率约在4Kbps—16Kbps之间,音质比较好,性能较好的算法所取得的音质甚至可与波形编码相当,该类算法复杂程度介于波形编码和信源编码之间。

slide215
参数编码的基础是语音信号的产生模型,如图9.81所示参数编码的基础是语音信号的产生模型,如图9.81所示

随机噪声发生器

2 g 723
2. G.723协议

图9.82 G.723编码器处理流程框图

g 723
G.723解码器处理流程框图

图9.83 G.723解码器处理流程框图

9 6 3
9.6.3 语音编解码系统的设计

1. 设计要求

1)对器件的要求

系统体积尽可能的小,功耗和价格尽可能的低,且应满足双路立体声效果,且可以作为网络终端使用

2)对软件的要求

由于G.723算法复杂,因此编程应注意对代码的优化,首先应满足实时性要求,执行每一帧的编码运算其时间应小于30ms。由于是双路编解码,时间应小于15ms。

9 tms320c54x112
第9章 TMS320C54x硬件设计及接口技术

2. 系统硬件组成

McBSP

McBSP

图9.84 G.723实时编解码器硬件构成

9 tms320c54x113
第9章 TMS320C54x硬件设计及接口技术

3. 语音前置滤波与AD/DA转换

前置滤波与AD/DA转换采用TLV320AIC23B芯片实现。TLV320AIC23B是一种带有高度集成模拟功能的高性能立体声音频编解码芯片。它将模数转换(ADCs)和数模转换(DACs)高度集成在芯片内部,ADC的sigma-delta调节器具有三阶多位结构,在这种结构中具有如下特性:在音频采样率达96KHz时就有高达90分贝的信噪比,同时在压缩中可以使能高保真音频录音和省电设计。

9 tms320c54x114
第9章 TMS320C54x硬件设计及接口技术

4. 串口通信电路设计

McBSP通过6个引脚(BDX、BDR、BCLKX、BCLKR、BFSX 和BFSR)与外设接口。

1)MAX3111通用异步收发器

MAX3111通用异步收发器是MAXIM公司为微处理器系统设计的通用异步收发器UART,包括振荡器、可编程波特率发生器、可屏蔽的中断源、8字节的接收FIFO缓冲器和两个RS232电平转换器。

slide222
2)DSP与MAX3111的接口设计

DSP与MAX3111联接如图9.85所示

5 usb
5. USB接口电路设计:

ISP1581与DSP的连接

6 g 723 c54x
6. G.723语音编解码在C54x上的编程及优化

G.723语音编解码是一比较复杂的算法,通常进行这类编程的步骤是模块化编程,即可分为数据采集模块、多通道串口接收数据模块、语音编解码模块及与上位机通信模块等。如采用DSPBIOS对模块进行统一管理和调度,则各模块编程时应遵循DSPBIOS所规定的编程规范。

通常数据采集模块,多通道串口接收数据模块,与上位机通信模块可直接采用汇编编程,语音编解码模块的编程一般采用C语言进行定点化编程。

9 7 dsp
9.7 DSP系统的调试与抗干扰措施

9.7.1 DSP系统调试

1. 硬件调试步骤

1)焊接元器件之前:先用万用表测量电源和地址之间是否有短路现象,电阻应该足够大。

2)元器件焊接之后,上电之前:用万用表检查电源、地之间是否有短路或者电阻很小的情况,测量关键信号线(如读写、时钟、复位、片选等)的连接(一定是从一个元件的引脚到所连接元件的对应引脚)情况。

9 7 dsp1
9.7 DSP系统的调试与抗干扰措施

3)上电后:如果前两项都已通过,这时可以接上电源。

4)前3步确认无误后:这时就可以用示波器检查各电源端口、时钟端口、复位端口的信号是否正常。

5)关上电源,插上仿真接口:插仿真接口时,要注意接口的方向并保证接线正确

6)简单测试:编写一些简单的程序,对DSP系统的各组成部分(尤其是关键部件,如存储器,I/O,通信口等)进行操作。

slide227
2. 软件编程与调试

1)首先应该搭建好程序框架,这包括命令配置文件,中断向量表的建立,头文件的建立,主程序的构建,包含必要的库函数。

2)对于程序功能的增加,可以先增加最基本的部分,比如初始化部分。

3)调试程序时,除了时序要求非常严格的程序以外,大多数可以在Simulator环境下进行。

9.7 DSP系统的调试与抗干扰措施

slide228
4)对于关键的核心算法,除了保证算法逻辑上的正确性,还应该注意算法的执行效率。4)对于关键的核心算法,除了保证算法逻辑上的正确性,还应该注意算法的执行效率。

5)要注意堆栈的设置和使用。

6)要有好的编程风格。

7)程序调试要有调试记录,记录故障现象,解决方法,以免以后程序维护时进行查询,也便于积累编程经验。

8)每次程序的调整,都要有新的版本记录,同时,也要保留好旧的版本,以便新的版本有问题时能够恢复到旧的版本。

9.7 DSP系统的调试与抗干扰措施

9 7 2 dsp
9.7.2 DSP系统抗干扰措施

干扰源:指产生干扰的元件、设备,或信号源。一般来讲,只要有较大的电压或电流产生突变,或者存在较强电磁场的地方,都容易对数字电路产生干扰,形成干扰源。如:继电器、可控硅、电机、开关电源、高频时钟等都可能成为干扰源。

传播路径:指干扰信号从干扰源传播到敏感器件的通路或媒介。典型的干扰传播路径是通过导线的传导和空间的辐射形成的。

敏感器件:指容易被干扰的对象。如:A/D、D/A变换器,DSP系统,其它高速数字IC, 微弱信号放大器等。

抗干扰设计的基本原则是:抑制干扰源,切断干扰传播路径,提高敏感器件的抗干扰性能。

slide230
在DSP系统设计中,针对这三个基本原则的相应措施有:在DSP系统设计中,针对这三个基本原则的相应措施有:

抑制干扰源

1) 电源的引入要增加高、低频滤波。

2) 为电路板上每个IC并接一个0.01μF~0.1μF高频电容,以减小IC对电源的影响,也减小电源里面的高频信号对本IC有影响。

3) 在DSP系统中,各部分元器件的抗干扰能力是有不同的。

9.7.2 DSP系统抗干扰措施

slide231
4) 对于DSP 驱动功率器件,尤其是功率开关器件的应用系统,功率器件的电源要单独供电。

5) 带有射频或天线的应用系统,射频或天线电路最好是单独组板,不能单独组板的也要靠近板子的一个边或者一个角落,用地线包围。

6) 必要的时候,将核心的弱电DSP系统板用金属屏蔽罩屏蔽起来。并将屏蔽罩的外壳接整个设备的大地

9.7.2 DSP系统抗干扰措施

slide232
切断干扰传播路径和提高敏感器件的抗干扰性能切断干扰传播路径和提高敏感器件的抗干扰性能

在DSP系统中,切断干扰传播路径和提高敏感器件的抗干扰性能的常用措施如下:

1) 电路板合理分区,如强、弱信号,数字、模拟信号。尽可能把干扰源(如电机,继电器)与敏感元件(如单片机)远离。

2) 注意晶振布线。晶振与DSP引脚尽量靠近,用地线把时钟区隔离起来,晶振外壳接地并固定。

3) 消弱模拟信号与模拟信号之间的相互干扰。布线时模拟信号尽量走粗一些,如果有条件,2个模拟信号之间用地线间隔。数字信号尽量远离模拟信号,数字信号不能穿越模拟地。

9.7.2 DSP系统抗干扰措施

slide233
4) 采用多层(4层以上)布线。电源和地线各占一层,信号线占两层或者两层以上。减少电源、地线的连接距离,这样除了可以减小压降外,更重要的是降低耦合噪声。

5) 对于DSP芯片闲置的I/O口,不要悬空,要接地或接电源。其它IC的闲置端在不改变系统逻辑的情况下接地或接电源。

6) 布线时尽量避免信号形成环路,以降低感应噪声。

7) 高速信号线的连接要考虑阻抗匹配问题,通过电路仿真技术进行仿真,适当地增加一些阻抗匹配电容、电感或电阻,防止板内形成谐振电路,构成强干扰信号源。

9.7.2 DSP系统抗干扰措施

slide234

作业

习题9.1, 9.2,9.5