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计算机组成原理第四章

计算机组成原理第四章. 知识点二：半导体存储器与芯片扩展. 主讲教师：吴非. 问题引入. 半导体存储器是如何存储数据的？存储器是如何与 CPU 连接的？如何进行容量的扩展？. 学习建议.  系统观： 与总线、 CPU 设计紧密联系，存储器的组织方法决定了数据、指令的存放位置和访问逻辑，而存储芯片与 CPU 的连接和扩展方法与 CPU 的结构密切相关， 目前计算机是总线架构。 构造观： 理解半导体存储器的存储机理和与系统连接方法。. T 7. T 8. T 4. T 3. T 1. T 2. T 5. T 6. X 地址 译码线. V DD (5V).

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  1. 计算机组成原理第四章 知识点二：半导体存储器与芯片扩展 主讲教师：吴非

  2. 问题引入 半导体存储器是如何存储数据的？存储器是如何与CPU连接的？如何进行容量的扩展？ 学习建议 系统观：与总线、CPU设计紧密联系，存储器的组织方法决定了数据、指令的存放位置和访问逻辑，而存储芯片与CPU的连接和扩展方法与CPU的结构密切相关， 目前计算机是总线架构。 构造观：理解半导体存储器的存储机理和与系统连接方法。

  3. T7 T8 T4 T3 T1 T2 T5 T6 X地址 译码线 VDD(5V) 1.静态RAM存储器 Vss(0V) O/I I/O Y地址 译码线 • 基本存储单元 • 存放一位信息的基本电路 • SRAM基本单元存储结构和存储机理 • 存储结构： 6管结构 • 存储机理：依靠双稳态触发内部反馈电路储存信息

  4. X 地址译码器 输 出 驱 动 I/O 电 路 64*64 存储体 CS R/W … 地址寄存器 1.静态RAM存储器 X 驱 动 器 A0 … A5 … 输出 … … … … Y驱动器 … 控制电路 Y地址译码器 … 地址寄存器 A6 …A11 • SRAM存储器的组成 • 存储体、地址译码电路、I／O电路和控制电路

  5. D ED T9 CD CD T10 Vss(0V) 预充 2.动态RAM存储器 X地址 译码线 A B T6 T5 T2 T1 C2 C1 Vss(0V) Vss(0V) D T7 T8 I/O O/I Y地址 译码线 • DRAM 组织方式 • 存储结构： 4管 • 存储机理：电容存储电荷 • DRAM动态刷新 • 定义：补充电荷 • 原因：电荷泄露 • 方法: 按行刷新

  6. 3.动态RAM刷新方式 • 例.刷新周期为2ms，存储矩阵用128×128结构，存储体的读/写周期为0. 5 s ,，采用三种不同刷新方式的平均读写周期是多少？ 集中式：将2ms读写周期分成2000/0.5 = 4000个读写时间段。前面4000-128=3872个读写时间段用于读/写，后面128个读写时间段用于刷新，在此阶段，不允许进行读写操作，故称为死时间. 采用集中刷新的存储器平均读写周期 T= 2ms / (4000 – 128 ) = 0.5165s

  7. 3.动态RAM刷新方式 分散式：各刷新周期分散安排在存取周期中，对于本例的实际则是存储器的读写周期变成了1 s，其中前 0.5 s为读/写时间，0.5 s为刷新时间。 异步式：刷新周期分散安排在2ms内，每隔一段时间刷新一行。将2ms分成128个时间段，每段时间为 2000 / 128 = 15. 5  s，每隔15.5微秒提一次刷新请求；平均周期同集中式

  8. 4.信息存储与编址 • 存储字长与数据字长的概念 • 存储字长：存储器数据线的宽度 • 数据字长：系统数据总线的宽度 • 数据存放方式：大端和小端 • 大端（big-endian）: 最高字节地址(最左边)作为字地址 (正常存放方式) • 小端（little-endian）:最低字节地址(最右边)作为字地址

  9. 执行后： 　　　小端模式下： r2=0x44 4.信息存储与编址 r2=0x11 大端模式下： 例. 设某程序执行前　r0 =0x 11223344 执行下列指令： r1=0x100 STR r0, [r1] LDRB r2 ,[r1]

  10. 5.主存储芯片与CPU连接和扩展 • 通过总线连接 • 地址线、数据线、控制线（读 / 写控制线、片选） • 存储器扩展方法 • 位扩展 ：当数据位不足时，并行扩展 • 字扩展 ：当容量不足时，串行扩展 • 字位同时扩展：当数据位和存储体的容量均不足时使用

  11. WE A CS 256K ×1 D WE A CS 256K ×1 D WE A CS 256K ×1 D WE A CS 256K ×1 D MREQ# A17-0 R/W# CPU D31~D0 A17-0 5.主存储芯片与CPU连接和扩展 D0 D1 D2 D31 • 所需芯片数量: • K= 数据线位数/ 存储体数据位 • 本例 K=32 • 控制线和地址线并联 • 位扩展 • 数据总线扩展， 并行工作

  12. 3-8译码 MREQ# D7~D0 D7~D0 D7~D0 D7~D0 OE# ramsel0 ramsel1 ramsel2 … ramsel7 A20-0 R/W# CPU D7~D0 5.主存储芯片与CPU连接和扩展 A20-18 A17-0 WE A CS 256K ×8 D WE A CS 256K ×8 D WE A CS 256K ×8 D WE A CS 256K ×8 D • 所需芯片数量: • L= 主存容量/ 存储体容量 • L= 2 CPU地址线数-存储体地址线数 • 本例 L=8 • 片选产生方法：译码 • 字扩展 • 地址总线扩展， 同一时间仅一片芯片工作

  13. 8位 5.主存储芯片与CPU连接和扩展 8K 1 2 8K 8K 3 4 8K D7D6…D1D0 A14 A13 A12 A0 0 0 0 0 . . . 0 0 0 1 1 . . . 1 0 1 0 0 . . . 0 0 1 1 1 . . . 1 1 0 0 0 . . . 0 1 0 1 1 . . . 1 1 1 0 0 . . . 0 1 1 1 1 . . . 1 • 字扩展时不同存储体的地址范围 • 低位地址，芯片内部编址 • 高位地址， 芯片间片选信号译码

  14. 3-8译码 OE# MREQ# 000 001 010 111 5.主存储芯片与CPU连接和扩展 A20-18 A17-0 A20-0 R/W# WE A CS 256Kx8 4片 D WE A CS 256Kx8 4片 D WE A CS 256Kx8 4片 D WE A CS 256Kx8 4片 D CPU D31~D0 D31~D0 D31~D0 D31~D0 D31~D0 • 所需要存储体的数量 • P = K × L • = (存储器的容量*数据位)/(存储芯片的容量*芯片的数据位) • 例 P= • 字位扩展 • 地址总线、数据总线同时扩展

  15. 知识点二 回顾 • 存储单元结构和组织方式 • 半导体存储器的组成、特点和用途 • 存储芯片与CPU的连接和扩展方法

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