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第 5 章 存储系统和结构 ( 上 )

第 5 章 存储系统和结构 ( 上 ). 主存储器在计算机系统中占有重要地位 !!. 本章引言. 存储器. 输入设备. 输出设备. 辅助存储器. 设计一个容量大、速度快、成本低的存储系统是计算机发展的一个重要课题。本章重点讲解存储器的分类、存储器的分层结构、半导体存储器的工作原理、主存储器扩展的方法以及与 CPU 的连接、此外还介绍了高速缓冲存储器基本原理、地址映象方式、并行存储器技术。. 主存储器. 控制线. 数据线. 地址或指令. 运算器. 控制器. CPU. 5.1 存储系统的组成.

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第 5 章 存储系统和结构 ( 上 )

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  1. 第5章 存储系统和结构(上)

  2. 主存储器在计算机系统中占有重要地位!! 本章引言 存储器 输入设备 输出设备 辅助存储器 设计一个容量大、速度快、成本低的存储系统是计算机发展的一个重要课题。本章重点讲解存储器的分类、存储器的分层结构、半导体存储器的工作原理、主存储器扩展的方法以及与CPU的连接、此外还介绍了高速缓冲存储器基本原理、地址映象方式、并行存储器技术。 主存储器 控制线 数据线 地址或指令 运算器 控制器 CPU

  3. 5.1 存储系统的组成 随着计算机及其器件的发展, 存储器部件已有很大的发展，目前存储器类型日益增多，因而存储器的分类方法也有很多种。 USB 3.0标准的闪存盘

  4. 5.1. 1 存储器分类 （1）按工作性质/存取方式分类 随机存取存储器Random Access Memory (RAM) 每个单元的读写时间一样，且与各单元所在位置无关。如：内存。 顺序存取存储器Sequential Access Memory (SAM) 数据按顺序从存储载体的始端读出或写入，因而存取时间的长短与信息所在位置有关。例如：磁带。 直接存取存储器Direct Access Memory(DAM) 利用一个共享读写机制，直接定位到要读写的数据块，在读写某个数据块时按顺序进行。例如：磁盘。 相联存储器Associate Memory or Content Addressed Memory (CAM) 是基于存储的数据内容进行访问的存储设备。 依据不同的特性有多种分类方法

  5. （2）按存储介质分类 半导体存储器：双极型，静态MOS型，动态MOS型 磁表面存储器：磁盘（Disk）、磁带 （Tape） 光存储器：采用激光技术控制访问的存储器，如CD-ROM（只读光盘） 、WORM（CD-R，写一次多次读光盘） 、CD-RW（可读可写光盘）。 5.1. 1 存储器分类 （3）按信息的可更改性分类 读写存储器（Read / Write Memory)：可读可写 只读存储器（Read Only Memory)：只能读不能写 （4）按断电后信息的可保存性分类 • 非易失（不挥发）性存储器(Nonvolatile Memory) • 信息可一直保留， 不需电源维持。 （如 ：ROM、磁表面存储器、光存储器等） • 易失（挥发）性存储器(Volatile Memory) • 电源关闭时信息自动丢失。（如：RAM、Cache等）

  6. （5）按功能/容量/速度/所在位置分类 寄存器(Register) 封装在CPU内，用于存放当前正在执行的指令和使用的数据 用触发器实现，速度快，容量小（几十个） 高速缓存(Cache) 位于CPU内部或附近，用来存放当前要执行的局部程序段和数据 用SRAM实现，速度可与CPU匹配，容量小（几MB） 内存储器MM（主存储器Main Memory） 位于CPU之外，用来存放已被启动的程序及所用的数据 用DRAM实现，速度较快，容量较大（几GB） 外存储器AM (辅助存储器Auxiliary Storage) 位于主机之外，用来存放暂不运行的程序、数据或存档文件 用磁表面或光存储器实现，容量大而速度慢。 5.1. 1 存储器分类

  7. 典型容量 小于1KB 1MB 4GB-8GB 200GB-2TB 10TB-100TB 5.1.2 存储系统层次结构 典型存取时间 寄存器 1 ns cache存储器 2 ns 内存储器 10 ns 主存储器(RAM和ROM) 外存储器 外存储器（硬盘、光盘） 10 ms 10 s 后备存储器（磁带库、光盘库） 可达上亿个TB 远程的或局域的WEB服务器存储空间 • 为提高性能/价格，各存储器组成一个层状塔式结构，取长补短，协调工作.

  8. 5.1.2 存储系统层次结构 1 ns 2 ns 10 ns ms CPU 缓存 主存 辅存 存储器系统的工作过程 • 工作过程： • 1）CPU运行时，需要的操作数一部分来自寄存器； • 2）如需要从(向)存储器中取(存) 数据时，先访问cache，如在，取自cache； • 3）如操作数不在cache，则访问RAM，如在RAM中，则取自RAM； • 4）如操作数不在RAM，则访问硬盘，操作数从硬盘中读出→RAM →cache

  9. 5.1.2 存储系统层次结构 由高速缓冲存储器、主存储器、辅助存储器构成的三级存储系统可以分为两个层次。 • Cache-主存存储层次（Cache存储系统）； • 主存-辅存存储层次（虚拟存储系统）。 现代的存储器系统, 具有Ｃache的存取速度和磁盘的容量，这是非常理想的。

  10. 5.2 主存储器的组织 记忆单元 • 00000  • 00001 • 01101001 • 00010 • 00011 • 10101010 • 00100 存储内容 • ······· 存储 单元 地址 ····· 读写控制电路 • 11110 • 11111 5.2.1 主存储器的基本结构 读/写的数据 主存 数据线 MDR (64位) 地址寄存器 地址译码器 主存地址 地址线 MAR (36位) CPU 控制线 读/写控制信号 图5-3 主存与CPU连接图 • 存储体是主存储器的核心，程序和数据都存放在存储体中。 • 地址译码驱动电路将地址总线输入的地址码转换成与之对应的译码输出线上的有效电平，完成对指定单元的选中。 • 读写控制电路用以完成被选中存储单元中各位的读出和写入操作。

  11. 存储元 由具有两种稳态的、能够表示二进制数码0和1的物理电路构成. 存储单元 / 编址单位（Addressing Unit） 主存中具有相同地址的那些存储位构成一个存储单元，也称为一个编址单位. 存储体/ 存储矩阵 / 存储阵列（Bank） 由所有存储单元构成。 编址方式（Addressing Mode） 对存储体中各存储单元进行编码的方式。 按字节编址（基本上现代计算机都按字节编址） 按字编址（早期有机器按字编址） 5.2.2 主存储器的存储单元 1. 主存储器的核心是存储体，它是怎么组织的？ 教学计算机是哪种编址呢?

  12. 问题：计算机中大多数类型的数据都是一个字节吗？问题：计算机中大多数类型的数据都是一个字节吗？ 5.2.2 主存储器的存储单元 2. 数据存储的排列顺序 现代计算机在都按字节编址，即每个存储单元有一个地址，且每个单元存储一个字节的内容。 答案：不是，大多数数据都是多字节的！ 问题：每个字节都有地址吗？在程序中读出一个多字节数据给定几个地址呢？ 若是一个地址，这个地址是哪个字节的呢？ 例如，4字节数据的地址是0800H，其值从高位到低位的排列值为： AA BB CC DDH 地址0800H应是哪个字节的地址呢？这就是字节存储的排列问题！！

  13. 5.2.2 主存储器的存储单元 AA BB CC DD DD CC BB AA 0800 0801 0802 0803 0800 0801 0802 0803 共有二种方案：小端方案和大端方案 小端方案；低位字节放在低地址 ，字地址是低地址。 大端方案：高位字节放在低地址， 字地址还是低地址。 若从0800H地址存储一个多字节的数，例：AABBCCDDH，思考一下这二种方案存储时的不同？ 采用大端方案进行数据存放符合人类的正常思维，而采用小端方案进行数据存放利于计算机处理。 大端方案 小端方案 问题：X86是哪种方案呢？

  14. 5.2.3 主存储器的主要技术指标 1. 存储容量 主存储器中所包含的存储单元的总数（单位：MB或GB） 对于字节编址的计算机，以字节数来表示存储容量；对于字编址的计算机，以字数与其字长的乘积来表示存储容量。 2 存取速度 （1）存取时间TA：从CPU送出内存单元的地址码开始，到主存读出数据并送 到CPU（或者是把CPU数据写入主存）所需要的时间（单位：ns，1 ns = 10-9 s） （2）存储周期TM：连读两次访问存储器所需的最小时间间隔。 显然，一般情况下，TmTa。这是因为对任何一种存储器，在读写操作之后，总要 有一段恢复内部状态的复原时间。对于破坏性读出的存储器，存取周期往往比存取时间 要大得多，甚至可以达到Tm＝2Ta，这是因为存储器中的信息读出后需要马上进行重写 （再生）

  15. （3）主存带宽Bm 主存的带宽又称为数据传输率，表示每秒从主存进出信息的最大数量，单位为字/秒或字节/秒或位/秒。 5.2.3 主存储器的主要技术指标 例：存取周期为500ns，每个存取周期可访问16位，则它的带宽为 若访问周期为100ns,每个周期可读写4个字节,求其存储器的带宽是多少? 答案: ( 1 × 109) ns/100ns ×4B=40MB/s 目前，主存提供信息的速度还跟不上CPU处理指令和数据的速度，所以，主存的带宽是改善计算机系统瓶颈的一个关键因素。为了提高主存的带宽，可以采取的措施有： ·缩短存取周期； ·增加存储字长

  16. 5.2.4 数据在主存中的存放(边界对齐) 主存 模块0 模块3 模块2 模块1 地址总线（32位） CPU D31-D24 D23-D16 D15-D8 D7-D0 数据总线 问题的提出： 对于不同类型的数据（字节数不同）如何存放才能节省空间又能提高存储器的读写效率呢？ 从图中可以看出，32位数据总线，在一个存储周期CPU里最多读写32位数据，分别由4个存储模块提供。因为连续的字节地址分布在不同的模块中。 下图列出了CPU与32位内存接口的连接情况： 问题:若是一个32位int型的数据的起始位置为地址1，会发生什么情况? 答案:CPU要想读出该数据，需要2个访问周期。第1个访问周期读出地址0-3的内容，第2个访问周期读出地址4-7的内容，然后提取并组合出需要的32位int类型的数据。 这无疑降低了CPU运行的效率。 所以，这就引出了数据在主存中存放的问题。总共有以下三种情况：

  17. ⑴不浪费存储器资源的存放方法 四种不同长度的数据一个紧接着一个存放。优点是不浪费宝贵的主存资源，但存在的问题是：当访问的一个双字数据（8字节） 、单字数据（4字节）或半字数据（2字节）跨越两个存储字时，存储器的工作速度降低了一倍，而且读写控制比较复杂。 5.2.4 数据在主存中的存放(边界对齐) 存储字64位（8个字节）

  18. ⑵从存储字的起始位置开始存放方法 无论要存放的是字节、半字、单字或双字，都必须从存储字的起始位置开始存放，而空余部分浪费不用。优点是：无论访问一个字节、半字、单字或双字都可以在一个存取周期内完成，读写数据的控制比较简单。缺点是：浪费了宝贵的存储器资源。 5.2.4 数据在主存中的存放(边界对齐) 存储字64位（8个字节）

  19. ⑶边界对齐的数据存放方法 双字数据（8字节）地址的最末三个二进制位必须为000，单字数据（4字节）地址的最末两位必须为00，半字数据（2字节）地址的最末一位必须为0。它能够保证无论访问双字、单字、半字或字节，都在一个存取周期内完成，尽管存储器资源仍然有浪费，但是浪费比第⑵种存放方法要少得多。 5.2.4 数据在主存中的存放(边界对齐) 0 4 6 1 3 2 5 7 12 14 15 8 9 10 11 13 20 22 16 17 19 18 21 23 26 27 24 25 28 29 30 31 35 32 33 34 36 39 37 38 存储字64位（8个字节）

  20. 思考： • 若存储器接口是64位，且程序中用到的数据流为： 数据1（1字节）、数据2（4字节）、数据3（8字节）、 数据4（2字节）、数据5（4字节）、数据6（1字节） 数据7（8字节） 。 那么从0地址开始，如何满足边界对齐的条件存放呢？ 请画图说明。

  21. 存放一个二进制位的物理器件称为记忆单元电路，它是存储器的最小单位，地址码相同的多个记忆单元构成一个存储单元。存放一个二进制位的物理器件称为记忆单元电路，它是存储器的最小单位，地址码相同的多个记忆单元构成一个存储单元。 5.3.1 静态RAM(SRAM)的存储电路及芯片 5.3 半导体随机存储器RAM和只读存储器ROM RAM又可分为静态RAM，即SRAM（Static RAM）和动态RAM，即DRAM（Dynamic RAM）两种。 1. MOS管的开关特性 MOS管有源极(S)、栅极(G)和漏极(D)。如图所示。 • 导通：当栅极上加高电位时，栅极绝缘层下面的感应电荷，在源漏之间形成一个导电沟道，使管子导通。 • 截止：当栅上加低电位时，无导电沟道形成，管子截止。

  22. 2. 6管SRAM记忆单元电路 图5-6 6管SRAM记忆单元电路 5.3.1 静态RAM(SRAM)的存储电路及芯片 信息存储原理： 可看作双稳态触发器。A、B二点的状态表示存储的二进制位。只要供电，数据就一直保持. • 读出时： • 置字线为1，T5 、T6导通 • 存储元的状态反映到位（数据）线上。 • 写入时： • 置字线为1，T5 、T6导通 • 位线上是被写入的二进位信息0或1 • 存储元(触发器)按位线的状态被置成0或1。

  23. SRAM的存取速度快，但集成度低，功耗也较大，所以一般用来组成高速缓冲存储器和小容量主存系统。 SRAM是用双稳态触发器结构记忆信息的。 结论:

  24. 3 . RAM芯片分析 CS 读 写 电 路 地 址 线 存 储 矩 阵 译 码 驱 动 数 据 线 …… …… 片选线 读/写控制线 数据线（双向） 地址线 （单向） 芯片容量 CE WE (1). SRAM存储芯片的基本结构 1K × 4位 10 4 16K × 1位 14 1 片选线　 、　　 读/写控制线 （低电平写 高电平读）

  25. (2) 存储芯片片选信号CS控制的作用 8片 16K × 1位 8片 16K × 1位 8片 16K × 1位 8片 16K × 1位 当地址为 65 535 时，此 8 片的片选有效 用 16K × 1位 的存储芯片组成 64K × 8位 的存储器 32片 图5-7 片选信号作用说明图

  26. WE CS 图5.8 读写控制信号和片选信号的控制原理

  27. ⑴单译码方式 4. 芯片的地址译码方式 … 0,0 0,0 … 0,7 0,7 0 A 字线 3 地 址 译 码 器 0 0 0 A 16×8矩阵 2 … … …… 0 A … 1 15,0 15,7 15 0 A 0 …… …… 0 0 7 7 位线 读/写控制电路 读 / 写选通 读 / 写选通 …… …… D D D D 7 7 0 0 问题：假定有m位地址，则地址译码（选择）线的条数为多少？ 答案：2m条 单译码方式的优点：是结构简单，但当字数大大超过位数时，存储体会形成纵向很长而横向很窄的不合理结构，所以这种方式只适用于容量不大的存储器。 图5-10 字结构、单译码方式RAM

  28. 0 0,0 0,0 0,31 0,31 … … 0 X 0 X 地 址 译 码 器 A A 4 3 32×32 矩阵 0 … … … A 2 0 … 31,0 31,31 31,0 A X 1 0 31 A D D 0 I/O I/O Y Y Y 地址译码器 0 31 读 读/写 A A A A A 0 0 0 0 0 6 9 8 7 5 (2) 二维地址译码（双译码方式） 0,0 图5-11 双译码方式RAM

  29. 双译码方式与单译码方式相比，减少了选择线数目和驱动器数目。存储容量越大，这两种方式的差异越明显。双译码方式与单译码方式相比，减少了选择线数目和驱动器数目。存储容量越大，这两种方式的差异越明显。 芯片的地址译码方式比较: 译码方式 占用地址位 选择线数 驱动器数 单译码 16 65536 65536 双译码 8 8 256 256 256 256

  30. 5. SRAM芯片举例: WE CS A I/O 9 1 A I/O 8 2 I/O 3 . I/O . 4 Intel 2114 . . A . 0 . GND V CC 芯片规格 1K×4位 (1). SRAM芯片2114 1K单元，每个单元4位 图5-12 SRAM(2114)外部引脚图

  31. X A 0 3 A 4 64 X 64 A 5 行选择 存储矩阵 A 6 A 7 X 63 A 8 Y Y 0 15 I/O 1 列I/O电路 I/O 2 输入数据控制 I/O 列选择 3 I/O 4 A A A A 0 1 2 9 CS & & WE 图5-13 SRAM(2114)内部结构图 说明： 64 ×64的矩阵被划分4个64 ×16的小组，每个存储单元4位，是由4个小组的相同位组成的。

  32. 第一组 第二组 第三组 第四组 0 0 … … … … … … … … 0 0 15 16 31 32 47 48 63 行 0 15 16 31 32 47 48 63 0 地 1 0 址 … … … … … … … … … 0 译 63 0 码 0 15 16 31 32 47 48 63 列 0 0 … 地 0 址 15 0 译 0 I/O1 I/O2 I/O3 I/O4 读写电路 读写电路 读写电路 读写电路 码 WE CS Intel 2114 RAM 矩阵 (64 × 64) 读

  33. 第一组 第二组 第三组 第四组 0 0 … … … … … … … … 0 0 15 16 31 32 47 48 63 行 0 15 16 31 32 47 48 63 0 地 1 0 址 … … … … … … … … … 0 译 63 0 码 0 15 16 31 32 47 48 63 列 0 0 … 地 0 址 15 0 译 0 I/O1 I/O2 I/O3 I/O4 读写电路 读写电路 读写电路 读写电路 码 WE CS Intel 2114 RAM 矩阵 (64 × 64) 读

  34. 第一组 第二组 第三组 第四组 0 0 … … … … … … … … 0 0 16 32 48 0 15 16 31 32 47 48 63 行 0 15 16 31 32 47 48 63 0 地 1 0 址 … … … … … … … … … … … … … 0 译 63 0 码 0 15 16 31 32 47 48 63 列 0 0 … 地 0 址 15 0 译 0 I/O1 I/O2 I/O3 I/O4 读写电路 读写电路 读写电路 读写电路 码 WE WE CS CS Intel 2114 RAM 矩阵 (64 × 64) 读

  35. 第四组 第一组 第二组 第三组 0 0 … … … … … … … … 0 0 16 32 48 0 15 16 31 32 47 48 63 行 0 15 16 31 32 47 48 63 0 地 1 0 址 … … … … … … … … … … … … … 0 译 63 0 码 0 15 16 31 32 47 48 63 列 0 0 … 地 0 址 15 0 译 0 I/O1 I/O2 I/O3 I/O4 读写电路 读写电路 读写电路 读写电路 读写电路 读写电路 读写电路 读写电路 码 WE WE CS CS Intel 2114 RAM 矩阵 (64 × 64) 读

  36. …… 64根 行选择线 …… 64根 列选择线 16根 Intel 2114 RAM 矩阵行、列选择简图

  37. (2) SRAM芯片6264 +5V /WE CS2 A8 A9 A11 /OE A10 /CS1 D7 D6 D5 D4 D3 NC A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 27 26 25 24 23 22 21 20 19 18 17 16 15 • 存储容量为8K×8 • 28个引脚： • 13根地址线：A12～A0 • 8根数据线：D7～D0 • 片选：/CS1、CS2 • 读写：/WE • 读出允许：/OE

  38. 62256引脚图 62256逻辑图 1 28 A14 Vcc A14 2 27 A12 A13 WE D7 3 26 A7 A12 A13 D6 25 4 A11 A8 A6 D5 5 A10 24 A5 A9 D4 A9 6 23 A4 A11 D3 A8 7 22 A3 OE D2 A7 8 21 D1 A10 A2 A6 9 20 A1 D0 CS A5 10 19 A0 D7 A4 11 18 D0 D6 A3 12 17 D1 D5 A2 13 16 D2 A1 D4 OE A0 CS WE 14 15 GND D3 (3) 32K×8的SRAM芯片62256

  39. 6. SRAM芯片的读写时序: 读周期表示对该芯片进行两次连续读操作的最小间隔时间。在此期间，地址输入信息不允许改变，片选信号CS在地址有效之后变为有效，使芯片被选中，最后在数据线上得到读出的信号。写允许信号/WE在读周期中保持高电平。 写周期与读周期相似，但除了要加地址和片选信号外，还要加一个低电平有效的写入脉冲/WE，并提供写入数据。

  40. 5.3.2 动态RAM(DRAM) 1.单管的DRAM记忆单元电路 字线 柵极 T 放电 + + 数 据 线 - - 充电 CS 图 5.14 单管DRAM记忆单元电路 • 存储原理： • 数据记忆在电容CS上，T为门控管，控制数据的进出。其栅极接读/写选择线(字线)，漏和源分别接数据线(位线)和记忆电容CS 。数据1或0以电容CS上电荷量的有无来判别。

  41. 动态单管MOS记忆单元电路 数据线 T 0 1 C 字线 • 读写原理：在选择（字）线上加高电平，使T管导通。 读出时，在数据线上有一读出电压。它与CS上电荷量成正比。 • 写“0”时，在数据线上加低电平，使CS上电荷对数据线放电； • 写“1”时，在数据线上加高电平，使数据线对CS充电； 无电流 有电流

  42. 动态单管MOS记忆单元电路 • 优点： • 电路元件少，功耗小，集成度高，所以被广泛应用于大容量存储器中. • 缺点： • (1)破坏性读出 (读后状态被改变，需读后再生) • (2)需定时刷新.

  43. (1) 刷新的概念 2 动态RAM的刷新 • 在DRAM芯片工作过程中，由于漏电流的存在，电容上的电荷会缓慢丢失。为了保证存储信息的稳定性和正确性，需要每隔一段时间给电容补充电荷，这个过程称为刷新。 • 典型的刷新间隔为2ms。 • 刷新是通过读操作实现的。只不过这个“读”并不输出数据，是“假读”。 • 刷新是逐行进行的，刷新一行所花时间称为刷新周期。例如对于128×128矩阵，在2ms内必须完成128个刷新周期。 (2) 刷新方式 常见的刷新方式有集中式、分散式和异步式三种。

  44. 2 动态RAM的刷新 读/写操作 刷新 … … 0 1 3967 3968 3999 3968个周期（1984 µs） 32个周期（16 µs） 刷新间隔（2 ms） ① 集中式刷新 在允许的最大刷新间隔内，按照存储芯片容量的大小集中安排若干个刷新周期，刷新时停止读写操作。 刷新时间=存储体矩阵行数×刷新周期 这里刷新周期是指刷新一行所需要的时间,设为0.5 s ,存储矩阵为32×32,刷新间隔为2ms,总共有4000存储周期,其中在多时间可以正常读写,32个周期用作刷新. “死区”为0.5s ×32 = 16 s ,在此期间CPU不能访存. 集中刷新方式的优点::是读/写操作时不受刷新工作的影响，因此系统的存取速度比较高。缺点有 “死区”，而且存储容量越大，死区就越长。

  45. 2 . 动态RAM的刷新 周期0 周期1 周期31 … 刷新 刷新 刷新 读/写 读/写 读/写 刷新间隔（32 µs） ②分散刷新:将每一次刷新操作分散到访问周期内进行. 分散刷新方式没有死区，但是，它也有很明显的缺点(1)是加长了系统的存取周期，如存储芯片的存取周期为0.5 s，则系统的存取周期应为1 s，降低了整机的速度 (2)是刷新过于频繁（本例中每32 s就重复刷新一遍），没有充分利用所允许的最大刷新间隔（2ms）。

  46. … 刷新 刷新 刷新 读/写 读/写 读/写 62µs 0.5µs 62.5µs 62.5µs 刷新间隔（2 ms） 2 .动态RAM的刷新 ③异步式刷新方式 对于32×32矩阵，在2ms内需要将32行刷新一遍，所以相邻两行的刷新时间间隔=2ms/32=62.5 s，即每隔62.5 s安排一个刷新周期，在刷新时封锁读/写。 异步刷新方式虽然也有死区，但比集中刷新方式的死区小得多，仅为0.5 s。这样可以避免使CPU连续等待过长的时间，而且减少了刷新次数，是比较实用的一种刷新方式。

  47. 由于DRAM芯片集成度高，容量大，为了减少芯片引脚数量，DRAM芯片把地址线分成相等的两部分，分两次从相同的引脚送入,称为地址复用。两次输入的地址分别称为行地址和列地址，行地址由行地址选通信号 送入存储芯片，列地址由列地址选通信号 送入存储芯片。 3. DRAM芯片举例:

  48. 举例：4116动态MOS存储器芯片 总体性能： 存储容量：16K x 1位 问题4：WE的含义是什么？ RAS有效时送行地址 CAS有效时送列地址 WE低时写操作，高时读操作 用RAS代替。 问题1：需要多少位地址码访问？ 14位。 问题2：为什么芯片只有7条地址引脚呢？ 问题3：7个地址引脚何时接收行地址? 何时接收列地址？ 问题5：为什么没有片选信号呢？

  49. 为什么要把一个128 x 128的存储矩阵，分成二个64 x128的矩阵呢？

  50. 思考题： NC DIN /WE /RAS A2 A1 A0 GND VCC /CAS /DOUT A7 A6 A5 A4 A3 如图所示是某芯片的引脚图，请回答： （1）该芯片的类型（是RAM还是ROM）？该芯片的容量是大？ （2）若地址引脚增加一条，存储芯片的容量将增加多少？ （3）该芯片是否需要刷新？为什么？ NC DIN /WE /RAS A2 A1 A0 GND NC DIN /WE /RAS A2 A1 A0 GND NC DIN /WE /RAS A2 A1 A0 GND 解： （1）该图为DRAM芯片引脚图，64K×1位容量。 （2）容量增加4倍。 （3）需要刷新。 图5-15 某芯片引脚图

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