SOI Pixel / Electronics Development

1. SOI Pixel / Electronics Development 2006.12.22　学術創成"ILC研究会” KEK Yasuo Arai KEK Detector Technology Project : [SOIPIX Group] Y. Arai、Y. Ikegami、H. Ushiroda、Y. Unno、O. Tajima、T. Tsuboyama、S. Terada、M. Hazumi、H. IkedaA、K. HaraB、H. IshinoC、T. KawasakiD、G. VarnerE, E. MartinE, H. TajimaF, M. OhnoG, K. FukudaG, H. KomatsubaraG, J. IdaG, H.HayashiG KEK、JAXAA、U. TsukubaB、TITC、Niigata U.D、U. HawaiiE, SLACF,OKI Elec. Ind. Co.G

2. Introduction Feature of SOI (Silicon-On-Insulator) • Full Dielectric Isolation : Latchup Free, Small Area • Low Junction Capacitance : High Speed, Low Power • No Well junction, Thin Film :Low Leakage, Low Vth Shift (~300 ºC) • Small Active Volume :High Soft Error Immunity

3. Feature of SOI Monolithic Pixel detector • Bonded Wafer (High Resistive Substrate + Low Resistive Top Si). • Standard CMOS Electronics (NMOS, PMOS, MIM Cap etc. can be used). • Monolithic Detector, No Bump Bonds (Lower cost, Thin Device). • High density (Smaller Pixel Size is possible). • Small capacitance of the sense node (High gain V=Q/C) • Industrial standard technology (Cost benefit and Scalability) Explore possibility of SOI detector for future experiments (ILC, SLHC, Super-Belle etc.) and other applications (Medical, Material etc.)

4. OKI SOI Pixel Process p+/n+ Implant and Contact formation

5. 3D Readout for ILC (@FNAL) Multi-project run has 3 tiers each with 3 metal layers • Fermilab will contribute an ILC readout chip design to MIT-LL 0.18 micron three tier SOI 3D multiproject run October 1 • ~2.5 mm x 2.5 mm chip, 64x64 20 micron pixels • Does not include sensor integration • Bond readout circuit to an independent sensor wafer (precursor to full 3D integration run) • Design includes amp/disc, time stamp, pixel control, token passing - • Use token passing scheme developed for BTEV pixel and silicon strip RO chips to sparsify data output • Do not store pixel addresses in the pixel cell. • Store analog and digital time stamps in the hit pixel cell. • Store double correlated sample in pixel • Initial design uses independent pixel cell processing. Multiple cell processing (cell grouping) on multiple tiers will reduce the overall transistor count, but is too complex for the first iteration

6. OKI Diode TEG Metal contact & p+ implant Al

7. p-n junction I-V characteristics n+ - back p+ - back • Good Diode Characteristic • Substrate is n type.~700 -cm(~6 x 1012 cm-3)

8. Pixel TEG CMOS Active Pixel Sensor Type 20 mm x 20 mm 32 x 32 pixels

9. Pixel Layout Window for Light Illumination (5.4 x 5.4 um2) 20 mm(pixel) p+ junction 2.5 mm (chip) 2.5 mm (chip) Storage Capacitance (100 fF) 6" MPW wafer

10.  Smooth the corner at next submission. (only 45o allowed by design rule in previous run. next +30o and 60o) Pixel I-V characterisitic Vbreak ~ 100 V Hot Spot observed with infrared camera I = 40 A, T = 1 min Corner of the bias ring

11. Plastic Mask Laser (670 nm) Vdet = 10 V Exposure Time = 7 ms Laser Image 32x32 image view with 670nm Laser and plastic mask

12. Response to -ray source 90Sr • Performance test as a particle detector Pixel sensor 90Sr source Output of one channel is observed with oscilloscope.

13. The voltage jump corresponds to a particle hit. Vdet = 10 V Wdepletion ~ 44 m Q ~ 3500 e(0.6 fC) • Expected signal amplitude was observed for b-ray.

14. Threshold Variation Back Gate Effect Back Gate Substrate Voltage act as Back Gate, and change transistor threshold. IO Buffer Signal disappears at 16V Consistent with SPICE simulation.

15. Back Bias Simulation and p+ location ENEXSS : 3D TCAD Simulator Back Gate effect can be reduced by placing p+ implant near transistors. NMOS D = (80, 5, 2 m) BOX (200 nm) Bulk: n- (~6 x 1012 cm-3) (5 m wide p+, 1 x 1020 cm-3) 350mm Backbias (0-100 V) Diode Electric Field

16. Chip Thinning 水海道市内守谷町4382-4 CMP : Chemical Mechanical Polishing

17. 外観検査（after 290 mm  100 mm thinning) 傷や欠け ・研磨後に数カ所欠けが増えたが、全て問題ない範囲 ・研磨前後の差はほとんど見られなかった 研磨後の外周部の糊残り ・納品直後は外周部に研磨粉が沢山付着していたので再洗浄を要求 ・再洗浄後も写真のように取れきれないで残る糊がある ・研磨時の発熱で焼き付いた物らしい ・アルコール付き綿棒でこすっても取れない ・側面は我慢出来るが、表面は無くしたい

18. 研磨前　厚さ290 m ATLAS Si Strip薄型化試験 64 mm角センサー X軸=ストリップ方向 他に2.5 mm角チップも100umまで削った。 研磨後　厚さ100 m

19. LBL FNAL JAXA KEK (TEGs) SOI MPW(Multi Project Wager) Run ＊17 designs were submitted on Dec. 5 2.4 mm x 2.4 mm --- 10 chips 5.0 mm x 5.0 mm --- 6 chips 10.2 mm x 10.2mm --- 1 chip Oki(TEG2) Oki(TEG1) Strip (KEK) Hawaii (KEK) 積分型Pixel (KEK) Photon Counting型Pixel (KEK) Preamp(KEK) Oki(TEG3) 放射線試験用Tr TEG (KEK) StripPix (KEK) ~20mm

20. Submission Summary

21. Osaka Univ.

22. 80 x 50 x (6 種) pixels LBL

23. 64 x 64 pixels FNAL

24. JAXA

25. Univ. of Hawaii

26. 10.2mm x 10.2mm Photon Counting Pixel KEK

27. 計数型

28. 50 um角 ~600 Transistors x 128 x 128 = 1千万トランジスター COUNTPIX pixel

29. まとめ • SOI技術の利点； • センサーとエレクトロニクスを一体化出来る。 • センサーの浮遊容量が小さく、薄い感応領域で大きな信号が得られる。 • CMOS回路が使え、チップ上でのアナログ/デジタル記憶も容易である。 • バンプボンディング等機械的接続が無く、安価に出来る。 • 強い放射線耐性を持たせる事が可能。 • 技術的問題点としては； • センサー電圧によるトランジスターのしきい値電圧の変化(Back Gate効果）を抑える必要がある。 • 回路動作による電圧変化がセンサー側に影響を及ぼさないようにする必要がある。

30. まとめ（続き） 活動状況； • 測定器開発室予算で昨年度初めての試作を行なった。 • Strip, Pixel検出器において、光・ガンマー線に対する応答が確認された。 • TCAD(ENEXSS)によるプロセス・デバイスシミュレーションを行なっている。 • チップ、ウエハーの薄化の試験を行なっている。 • 多くの大学・研究所の設計を集め初めてのMPWランを行なった。 • 来年3月上旬にKEKで研究会を開催予定。 SOI技術はILCにおいてキーテクノロジーのひとつになりうると考えられれる。 興味の在る方の参加を歓迎します。

31. 補足

34. 積分型

35. Preamp

36. Preamp入出力 Leak Current Compensation無し I(leak) = 10nA

37. IV特性 ・研磨後のIV特性は良品、不良品ともに同じIV特性を示した ・PonN-0333　良品センサー ・PonN-1070　不良センサー ・裏面を+HVにした方が電流の増え方が大きい