汇报人：于婧

1. 低功耗低噪声PLL的研究 汇报人：于婧

2. 整体构架 PLL基本结构 PLL 的应用 PLL的分类 PLL——多带宽频小数型 PLL_——注入锁定型 课题目标

3. 锁相环是现代大多数电路系统中不可或缺的电路模块。即利用反馈控制原理实现输出时钟与参考时钟频率及相位的同步技术。锁相环是现代大多数电路系统中不可或缺的电路模块。即利用反馈控制原理实现输出时钟与参考时钟频率及相位的同步技术。 • 锁相环应用在众多领域，如无线通信、数字电视、广播等。 • 早在1932年，de Bellescize实现了第一个PLL.这个法国工程师称该发明为“相关通信”(coherent communication ）

4. PLL基本结构

5. 3.Jitter Suppression 1. Frequency Synthesizer 4. Clock Data Recovery 2. Skew Reduction

6. PLL的类型

7. 随着半导体工艺的不断进步和射频集成电路设计水平的大幅提高，全球无线通信市场呈爆炸式增长。随着半导体工艺的不断进步和射频集成电路设计水平的大幅提高，全球无线通信市场呈爆炸式增长。 基于锁相环(PLL)结构的频率合成器，能否为通信设备提供高精度宽频带的时钟源成为了设计者们追求的一项重要性能指标。 • 为此，在传统PLL结构的基础上，提出的宽频多带分数型频率合成器，在提高参考频率、增加环路带宽、减小信道间隔、扩大频率锁定范围等方面，都有很显著的优势。

8. 多频带VCO 优点： • 更高的频率范围 • Kvco减小，降低对LP中的电容的要求 • 相位噪声性能优化

9. ΔΣ小数分频器 双模预分频器 多模编程计数器 四位三阶 Single-Loop 结构 ΔΣ调制器

10. 2011年哥伦比亚大学在JSSCC上报道了采用分数频率合成器单片实现125MHZ至32GHZ的本振信号产生电路。它采用0.18umBiCMOS SiGe工艺实现，集成了4个LC-VCO实现频率范围4GHZ至8GHZ，然后通过分频以及倍频技术奖频率范围扩展至125MHZ至32GHZ。芯片面积44mm2,功耗329mW至498mW这是迄今为止学术界所报道的最宽频率范围。 • 2011年在IEEE ISSCC会议上香港科大报道了一款应用于SDR的频率合成器，采用0.13um的标准CMOS工艺实现。集成频率范围0.05GHZ至10GHZ，19GHZ至22GHZ，38GHZ至44GHZ。芯片面积3mm2,最大功耗83mW。这是迄今为止采用标准CMOS工艺单片实现覆盖频率范围最宽的锁相环频率综合器。

11. 注入锁定 随着现代模拟前端的发展，对模拟到数字转换器（ADC）的高性能需求正在利益增加，这也就意味着需要高采样频率和低抖动采样时钟。但由于芯片面积的限制，有时环形振荡器锁相环（PLL）是唯一选择。由于离散时间系统的限制，环路带宽被限定在晶振（XTAL）频率的十分之一。因此，在宽环路系统中，为了降低相位噪声以及节省功耗，采用注入锁定技术成为了一种行之有效的解决方法。

12. 1665年，由惠更斯最早提出的注入锁定技术，即两个同轴距离很近的单摆经过一段时间后会自动摆动。1665年，由惠更斯最早提出的注入锁定技术，即两个同轴距离很近的单摆经过一段时间后会自动摆动。 • 1946年Adler推导出著名的Adler方程，给出小信号注入锁定理论分析。 • 2004年，Razavi在此基础上进一步研究，对注入锁定在时域和频域上的特性进行分析，在非线性以及相位噪声的降低上有了一定进展。并在2004年，由他等人在0.18 um CMOS工艺下实现了40GHZ，锁定范围为2.3GHZ的分频器。

13. sub-harmonically injection-locked PLL (SIPLL)

14. A Divider-Less Sub-Harmonically Injection-Locked PLL with Self-Adjusted Injection Timing ISSCC 13 工作原理：一旦传统的PLL被锁定后，定时调整的PD就会校正脉冲宽度的中心和VCO的过零点的定时误差。最后，LC-VCO的过零点被保持在注入脉冲Inj_VCO的中心。同时，分频器和PFD供电关闭以节省电源。

15. 本例SIPLL性能如下图，通过性能参数比较，可见其具有极低的功耗，以及良好的相位噪声性能。 在1.2V电源电压下，SIPLL的功耗为5.2mW。频偏从1kHz到40MHz时，综合均方根抖动为188fs。FOM是-247dB。

16. An Injection-Locked Ring PLL with Self-Aligned Injection Window ISSCC 13 injection-locked ring PLL (ILRPLL) • 本例ILRPLL采用55nm CMOS技术，面积195×153μm2。传统的PLL从1kHz到40MHz，集成抖动为4.8ps，而应用注射后的集成抖动被减少到2.4ps（1KHZ-40MHZ），参考杂散-70.7dBc。

18. 课题目标 本课题旨在低功耗方面对于PLL进行改进。在PLL完成锁定后，电荷泵和分频器的功耗在整个PLL中占了很大一部分。而事实上，完成锁定后，可将参考时钟的边沿脉冲，注入VCO进而降低相位噪；并通过对VCO输出采样，对Vctrl进行调控，从而在完成锁定后去除分频器和鉴频鉴相器的功耗。另外，由于已经完成锁定，对于电荷泵的电流要求大大降低，此时，通过开关改变电荷泵的偏置，可以降低PLL的功耗。

19. [1]Che-Fu Liang; Keng-Jan Hsiao;,"An injection-locked ring PLL with self-aligned injection window "Solid-State Circuits Conference Digest of Technical Papers (ISSCC), 2011 IEEE Internationa^ vol., no.,pp.90-92,20-24 Feb, 2011 [2] J. Lee and H. Wang, “Study of subharmonically injection-locked PLLs,” IEEE J. Solid-State Circuits, vol. 44, no. 5, pp. 1539–1553, May 2009. [3] B. M. Helal, C. M. Hsu, K. Johnson, and M. H. Perrott, “A low jitter programmable clock multiplier based on a pulse injection-locked oscillator with a highly-digital tuning loop,” IEEE J. Solid-State Circuits, vol. 44, no. 5, pp. 1391–1400, May 2009. [4]Chen Lian; Wei Li; Haipeng Fu; Ning Li; Junyan Ren;，"Low phasenoise injection-locked doubler-based quadrature CMOS VCO,"ASIC (ASICON), 2011 IEEE 9th International Conference on, vol., no., pp.614-617, 25-28 Oct. [5] I-Ting Lee1, Yen-Jen Chen2, Shen-Iuan Liu1, A Divider-Less Sub-Harmonically Injection-Locked PLL with Self-Adjusted Injection Timing, in ISSCC .2013 [6] Yi-Chieh Huang and Shen-Iuan Liu, “2.4-GHz Subharmonically Injection-Locked PLL With Self-Calibrated Injection Timing” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 48, NO. 2, FEBRUARY 2013 [7] A. Ali, A. A. Hafez, R. Drost, R. Ho, and C.-K. K. Yang, “A 4.6 GHz MDLL with 46 dBc reference spur and aperture position tuning,” in ISSCC Dig. Tech. Papers, Feb. 2011, pp. 466–468.