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总结集成触发器： 74LS160 ：异步清零、同步预置数、 CP 触发、同步 十 进制加法计数器 74LS161 ：异步清零、同步预置数、同步 十六 进制 …

总结集成触发器： 74LS160 ：异步清零、同步预置数、 CP 触发、同步 十 进制加法计数器 74LS161 ：异步清零、同步预置数、同步 十六 进制 … 74LS162 ：同步清零、同步预置数、 CP 触发、同步十进制加法计数器 74LS163 ：同步清零、同步预置数、同步十六进制 …. 74LS190 ：异步预置数，单时钟 十 进制加 / 减可逆计数器 74LS191 ：异步预置数，单时钟 十六 进制 …. 74LS192 ：异步清零，异步预置数，双时钟 十 进制加 / 减可逆计数器

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总结集成触发器： 74LS160 ：异步清零、同步预置数、 CP 触发、同步 十 进制加法计数器 74LS161 ：异步清零、同步预置数、同步 十六 进制 …

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  1. 总结集成触发器： 74LS160：异步清零、同步预置数、CP 触发、同步十进制加法计数器 74LS161：异步清零、同步预置数、同步十六进制 … 74LS162：同步清零、同步预置数、CP 触发、同步十进制加法计数器 74LS163：同步清零、同步预置数、同步十六进制 … 74LS190：异步预置数，单时钟十进制加/减可逆计数器 74LS191：异步预置数，单时钟十六进制 … 74LS192：异步清零，异步预置数，双时钟十进制加/减可逆计数器 74LS193：异步清零，异步预置数，双时钟十六进制 …

  2. 74LS290：异步置9异步清0，异步二-五-十进制加法计数器74LS290：异步置9异步清0，异步二-五-十进制加法计数器 74LS197：异步清零、异步预置数，异步二-八-十六进制加法计数器 CC4520： 异步清零，双十六进制加法计数器 集成计数器的清零或置数控制端有异步和同步之分，一定要注意异步和同步的区别： 同步方式：同步输入端信号到来时，输出不改变状态，而是要等到CP触发沿到来才完成清零或置数任务 异步方式：异步输入端信号到来时，马上清零或置数，与CP无关。

  3. 0001 0010 0011 0100 0000 /1 0101 1001 1000 0110 0111 三、任意进制计数器的构成 为了得到任意进制的计数器，一个简便可行的方法是利用已有进制计数器（十、十六、七、十二、十四进制等）经不同连接方式得到不同进制的计数器。 通常利用计数器的清零端或置数控制端让电路跳过某些状态而获得M进制计数器。 如：十进制计数器→六进制计数器 Q3Q2Q1Q0 /1

  4. /1 0000 0001 0010 0011 0100 过渡状态 1001 1000 0111 0110 0101 假定已有N进制计数器，要得到M进制计数器 （一）M<N时 设计思想: N进制计数器 跳过N-M个状态 M进制计数器 6进制 Q3Q2Q1Q0 /1 1. 用同步清零端或置数端获得M进制计数器 2. 利用异步清零端或异步置数控制端产生M进制计数器

  5. D0 D1 D2 D3 162 EP ET CP LD RD C Q0 Q1 Q2 Q3 & 进位信号 进位信号 1. 用同步清零端或置数端获得M进制计数器 例1：用74LS162构成六进制加法计数器 ①用清零端 RD=0 同步清零 当计数到0101时产生清零信号,到CP 到来时Q3Q2Q1Q0=0000,所以可用 做清零信号. 1 1 CP

  6. 0 0 0 0 162 1 D0 D1 D2 D3 EP ET CP LD RD C CP Q0 Q1 Q2 Q3 1 & 进位信号 进位信号 ②用同步预置数控制端 LD 同步置数成0000 同样可用 ,D3D2D1D0=0000实现 必须输入0000

  7. 0000 0001 0010 0011 0100 0101 /1 1111 0110 1110 1101 1100 1011 1010 1001 1000 0111 例2： 利用74LS163构成余3码十进制加法计数器。 分析：74LS163为同步清零，同步并行置数，同步16进制加法计数器 有效状态不包括0000的,只能利用同步预置数功能 Q3Q2Q1Q0/C /1

  8. 163 D0 D1 D2 D3 C0 LD RD EP ET CP Q0 Q1 Q2 Q3 & 进位信号 LD=Q3Q2 , D3D2D1D0=0011 Ep=ET=1 , RD=1 1 1 0 0 1 CP 1

  9. 0001 0010 0011 0100 0000 0101 1001 1000 0110 0111 过渡状态 2.利用异步清零端或异步置数控制端产生M进制计数器 由于异步输入端信号到来时，计数器马上清零或置数，所以必须用第M个状态产生异步控制信号 例1：利用74LS160产生六进制加法计数器 分析： Q3Q2Q1Q0

  10. EP=ET=1 LD=1 RD=Q2Q1 160 D0 D1 D2 D3 C0 LD RD EP ET CP Q0 Q1 Q2 Q3 & 1 1 CP 进位信号

  11. 用LD同步预置数，EP=ET=1，RD=1 输出为0101时回0。 0 0 0 0 160 D0 D1 D2 D3 C0 LD RD EP ET CP Q0 Q1 Q2 Q3 & 1 CP 1

  12. 解决办法:用一个基本RS触发器将 RD(CR)或LD=0暂存一下, 从而保证归零信号有足够作用时间, 使计数器能可靠归零. 192 D0 D1 D2 D3 CP 1 1 CPU CPD LD C0 B0 CR Q0 Q1 Q2 Q3 & 进位信号 缺点:①过渡状态问题 (异步有,同步无) ②归零可靠性较差问题 例2:利用74LS192产生六进制加法计数器 用与门

  13. 160 1 D0 D1 D2 D3 C0 LD RD EP ET CP 1 CP Q0 Q1 Q2 Q3 G2 & & & G1 RD SD G3

  14. 进位 160 160 1 D0 D1 D2 D3 D0 D1 D2 D3 C0 LD RD C0 LD RD EP ET CP EP ET CP CP Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3 1 1 低 位 高 位 (二)M>N时 设计思想 : 先将多片集成计数器组合起来 , 再构成M进制计数器. 首先介绍大容量计数器连接方式 例1: 用两片同步十进制加法计数器接成100 进制加法计数器. 并行进位方式: CP1=CP2=CP

  15. D0 D1 D2 D3 D0 D1 D2 D3 160 1 进位 160 1 EP ET CP C0 LD RD EP ET CP C0 LD RD CP Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3 1 1 1 串行进位方式 CP1=CP CP2=C

  16. CP D D D D D D D D 0 1 2 3 0 1 2 3 C 1 C EP EP ７４１６０ LD 1 1 LD ET ７４１６０ ET （2） （1） CP CP R R D D Q Q Q Q Q Q Q Q 0 1 2 3 0 1 2 3 & & G 十位 个位 2 进位输出 例2: 用两片同步十进制计数器74LS160接成29进制计数器. 分析:29进制:计数0~28,首先把两片160连接成100进制计数器 若用160的异步清零端,则用29做过渡状态,产生清零信号(两片160同时清零--------整体置零方式); 9 28 2

  17. CP D D D D D D D D 0 1 2 3 0 1 2 3 C 1 C EP EP ７４１６０ LD LD ET ７４１６０ ET CP CP R R 1 D D 1 Q Q Q Q Q Q Q Q 0 1 2 3 0 1 2 3 & 进位输出 若用160的同步预置数控制端,则用28产生控制信号，两片160的D0D1D2D3都接0000，同时预置数。

  18. 并 行 输 出 Q Q Q Q 1 2 3 0 FF FF FF FF 1 2 3 0 Do D 1D 1D 1D 1D I Q Q Q Q 串行 输入 串行输出 ∧ ∧ ∧ ∧ C1 C1 C1 C1 CP 移位脉冲 四. 移位寄存器型计数器 单向移位寄存器： 如果把移位寄存器的输出，以一定方式馈送到串行输入端，则可得到一些电路连接十分简单、编码别具特色，用途极为广泛的移位寄存器型计数器。

  19. 反馈逻辑电路 1D >C1 1D >C1 1D >C1 CP 反馈逻辑不同，电路也会各异 常用的有环形计数器、扭环形计数器、最大长度移位寄存器型计数器等等。 环形计数器反馈逻辑：D0=Qn-1 扭环形计数器反馈逻辑：D0=Qn-1 最大长度移位寄存器型计数器反馈逻辑：异或表达式

  20. 0100 1010 0110 0111 1000 0000 1100 1110 0001 0010 1111 0101 1001 0011 1101 1011 １．环形计数器 反馈逻辑：D0=Qn-1 例：4位环形计数器 将移位寄存器首尾相接，即D0=Q3，在连续不断地输入时钟信号时寄存器里的数据将循环右移。 环形计数器的状态转换图： Q0Q1Q2Q3

  21. D0 = Q0+Q1+Q2 这种环形计数器不能自启动。 有效状态数：4，（n） 无效状态数：12，（2n-n） 为确保它能正常工作，必须首先通过串行输入端或并行输入端将电路置成有效循环中的某个状态，然后再开始计数 能够自启动的电路。

  22. 状态方程： Q0n+1=Q0+Q1+Q2 Q1n+1=Q0 Q2n+1=Q1 Q3n+1=Q2 Q0Q1Q2Q3

  23. 1010 1101 0110 0000 1000 1100 若将反馈逻辑函数取为：D0=Qn-1则得到扭环形计数器，也称为约翰逊计数器。 1011 0001 1110 0100 不能自启动。 1111 0011 0111 1001 0010 0101 2．扭环形计数器 Q0Q1Q2Q3 无效循环 有效循环

  24. 010 000 100 110 111 001 011 101 Q0Q1Q2 n=3时： 从状态循环图中可看到由于电路在每次状态转换时只有一位触发器改变状态，因而在将电路状态译码时不会产生竞争－冒险现象。 有效状态数：8，6（2n） 无效状态数：8，2（2n-2n） 状态利用率较环形计数器提高了一倍。

  25. 令D0=Q1Q2+Q3 0100 1001 0010 0000 1000 1100 0001 1110 1101 1010 1111 0011 0111 0101 1011 0110 能自启动的电路： Q0Q1Q2Q3

  26. CP 5.3.3 顺序脉冲发生器 顺序脉冲发生器是用来产生一组时间上有一定先后顺序的脉冲信号的电路。 顺序脉冲发生器可以直接用环形计数器构成,环形计数器的输出即是一系列顺序脉冲，缺点是不经济n个顺序脉冲需要用n个触发器。 通常用计数器和译码器组合成顺序脉冲发生器，但要注意译码器必须按计数器的状态输出顺序译码。 译码器 计数器

  27. 异步三位二进制加法计数器 CP Q0 Q0 Q1 Q1 Q2 Q2 & & & & P0 P1 P2 P7 译码器

  28. CP 1 3 4 2 7 8 5 6 P P 1 0 P 2 P 3 P 4 P 5 P 6 P 7 时序图： P271 分析：异步计数器Q0先变化→Q1再变化→Q2再变化，有两个或两个以上状态变化时，译码器的输出端有尖 峰脉冲 如： 001→010 时，001→000(P0)→010(P2) 011→100 时，011→010(P2)→000(P0) →100(P4) ∴ 应消除尖峰脉冲。

  29. 1 161 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 RD LD EP ET Q0 Q1 Q2 Q3 C A0 A1 A2 CP 138 S1 S2 S3 D0 D1 D2 D3 1 方法一： 选通法 利用集成电路设有的控制端作为选通脉冲的输入端

  30. 1 3 4 2 7 8 5 6 138 1 161 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 RD LD EPET CP Q0 Q1 Q2 Q3 C Y0 A0 A1 A2 Y6 Y3 Y2 Y1 Y5 Y4 S1 S2 S3 D0 D1 D2 D3 Y7 1

  31. 000 100 110 111 扭环形计数器 CP 001 011 Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 译码器 P0 P1 P2 P3 P4 P5 方法2：选用扭环形计数器和译码器组合得到 状态转换过程中任何两个相邻状态之间仅有一个触发器状态不同，因而状态转换过程中任何一个译码器的门电路都不会有两个输入端同时改变状态的情况发生，亦即不存在竞争冒险。 Q0Q1Q2

  32. D0D1D2D3D4D5D6D7 计数器 Q2 Q1 Q0 A2 A1 A0 数据选择器 Y CP 5.3.4 序列信号发生器 在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，通常把这种串行数字信号叫做序列信号。产生序列信号的电路称为序列信号发生器。 构成方法1：用计数器和数据选择器组成。 如： 要产生n位的序列信号则用： n进制计数器+数据选择器

  33. 151 A0A1A2 1 161 EP ET D0D1D2D3D4D5D6D7 D0 D1 D2 D3 CP Q0 Q1 Q2 Q3 C Y S CP RD LD 1 序列信号输出 00010111 在CP脉冲的作用下，Q2Q1Q0输出000～111送给151的A2A1A0，则Y依次输出D0~D7，即00010111。 若需要修改序列信号时，只要修改加到D0~D7的高低电平信号即可，所以这种电路使用起来比较灵活方便。

  34. 1 161 EP ET D0 D1 D2 D3 CP Q0 Q1 Q2 Q3 C 151 A0A1A2 序列信号输出 D0D1D2D3D4D5D6D7 000111XX Y RD LD CP ＆ S 1 　若需产生一个６位的序列，如：000111，则把计数器做成６进制计数器，序列从D0~D5送入即可。

  35. 反馈逻辑 Q0 Q1 Q2 1D C1 1D C1 1D C1 CP 方法二：采用带反馈逻辑电路的移位寄存器 设序列信号位数为m，移位寄存器位数为n，则应取2n≥m. 如：序列信号00010111，则可用3位移位寄存器加上反馈逻辑电路构成。 从Q2串行输出序列信号

  36. Q1Q0 Q2 00 01 11 10 101 1 0 1 0 0 0 1 D0=Q2Q1Q0+Q2Q1+Q2Q0 CP 0 1 2 3 4 5 6 7 8 Q2 0 0 0 1 0 1 1 1 0 Q1 0 0 1 0 1 1 1 0 0 Q0 0 1 0 1 1 1 0 0 0 D0 1 0 1 1 1 0 0 0 0 移位寄存器的移位关系 是确定的 Q2输出：00010111 Q1输出：00101110 Q0输出：01011100 D0输出：10111000

  37. 5.4　时序逻辑电路的设计方法 5.4.1　同步时序逻辑电路设计方法 用SSI设计：所用触发器和门电路数目最少，输入端数也最少。 用MSI设计：使用的集成电路数目最少，种类最少，连线也最少。 步骤： 一.进行逻辑抽象，得电路状态转换图或转换表 (1)确定输入／输出个数 (2)确定电路状态数 (3)定义I/0和每个电路状态含义，将状态顺序编号 (4)按题意列出电路的状态转换表

  38. 二.合并等价状态，得最简状态转换图 等价状态：若两电路状态在相同输入下有相同输出，且转换到同样一个次态，则称这两个状态为等价状态。　　　 　等价状态可以合并！ 三.确定触发器数目n，进行状态分配（状态编码） 　 设电路状态需M个状态，则2n-1＜M≤2n 四.选定触发器类型，求出电路状态方程、驱动方程和输出方程 五.根据得到的方程式画出逻辑图 六.检查设计的电路能否自启动，如不能，则需改进！

  39. C=1 例1：设计一个带有进位输出端的同步五进制加法计数器 解：（一）逻辑抽象 分析：计数器工作特点：在时钟信号操作下自动依次从一个状态转为下一个状态，因此是属于 Moore 型同步时序电路。 进位信号C：有进位时为1，否则为0。 五个有效状态：S0 ～ S4 没有等价状态，不能再化简。 S0 → S1 → S2 → S3 → S4

  40. C=1 二、确定触发器数目，进行状态编码 5个状态M=5 应取触发器位数 n=3 选状态编码：000,001,010,011,100 状态分配： S0=000,S1=001,S2=010,S3=011,S4=100 状态图：　　000→001→010→011→100 另外三个状态101，110，111没有用到，可当作约束项处理。 三、画出状态表（或次态卡诺图），选定触发器类型，求出状态方程、输出方程。 根据状态方程和特性方程求驱动方程。

  41. Q2Q1 Q3 状态表 次态/输出卡诺图 0 0 1 0 011/0 100/0 001/0 010/0 0 1 0 0 000/1 × × × 0 1 1 0 1 0 0 0 0 0 0 1 ×× × × 可见，写出次态/输出卡诺图比写状态表更方便。 ×× × × ×× × × 选触发器类型：3个下降沿触发的边沿JK触发器。 分别列出次态和输出的卡诺图，求状态方程和输出方程。

  42. Q3 Q2 Q1 Q1 Q2Q1 Q2Q1 Q3 Q3 Q3 Q2 Q2Q1 Q3 Q2Q1 Q3 Q1 Q2Q1 Q3

  43. 特性方程 Qn+1=JQn+KQn Q1 Q2 Q3 1J C1 1K FF2 1J C1 1K FF1 ＆ 1J C1 1K FF3 O O O ﹥ ﹥ O O O CP ● ● J3=Q2Q1 K3=1 J2=Q1 K2=Q1 J1=Q3 K1=1 驱动： 四.根据驱动方程和输出方程画出电路图 C ● ﹥ 1 1

  44. 五.检查自启动 　将无效状态101,110,111带入状态方程求次态。 Q3 Q2 Q1 Q3n+1 Q2n+1 Q1n+1 C 1 0 1 0 1 0 1 1 1 0 0 1 0 1 1 1 1 0 0 0 1 能自启动。

  45. 例2：设计一个带有进位输出端的同步十三进制加法计数器例2：设计一个带有进位输出端的同步十三进制加法计数器 解：（一）逻辑抽象 分析：计数器工作特点：在时钟信号操作下自动依次从一个状态转为下一个状态，因此是属于 Moore 型同步时序电路。 进位信号C：有进位时为1，否则为0。 十三个有效状态：S0 ～ S12 没有等价状态，不能再化简。 S0 → S1 → S2 → S3 →……→ S12 C=1

  46. 二、确定触发器数目，进行状态编码 13个状态M=13 应取触发器位数 n=4 选状态编码：0000 ～ 1100 分配： S0=0000,S1=0001, ……,S12=1100 状态图： 0000→0001→0010→0011→0100→0101 1100←1011←1010←1001←1000←0111←0110

  47. 三、画出状态表（或次态卡诺图），选定触发器类型，求出状态方程、输出方程三、画出状态表（或次态卡诺图），选定触发器类型，求出状态方程、输出方程 Q1Q0 Q3Q2 选触发器类型：４个下降沿触发的JK触发器。

  48. 特性方程 Qn+1=JQn+KQn Q3 Q2 Q2 Q2n+1=Q1Q0Q2+Q3Q1Q2+Q3Q0Q2 =Q1Q0Q2+Q3Q1Q0Q2 Q3n+1=Q2Q3+Q2Q1Q0Q3 Q1n+1=Q0Q1+Q0Q1 Q0n+1=Q3Q2Q0 Q1Q0 Q1Q0 Q3Q2 Q3Q2 Q2 Q3 同理： J3=Q2Q1Q0 K3=Q2 J2=Q1Q0 K2=Q3Q1Q0 J1=Q0 K1=Q0 J0=Q3Q2 K0=1 驱动： C=Q3Q2

  49. CP FF 3 FF FF FF & 1 0 1 2 C 1J 1J 1J 1J C1 C1 C1 C1 1K 1K 1K 1K 1 & & 四.根据驱动方程和输出方程画出电路图 J3=Q2Q1Q0 K3=Q2 J2=Q1Q0 K2=Q3Q1Q0 J1=Q0 K1=Q0 J0=Q3Q2 K0=1 C=Q3Q2

  50. Q2n+1=Q1Q0Q2+Q3Q1Q2+Q3Q0Q2 =Q1Q0Q2+Q3Q1Q0Q2 Q3n+1=Q2Q3+Q2Q1Q0Q3 Q1n+1=Q0Q1+Q0Q1 Q0n+1=Q3Q2Q0 五.检查自启动 　　　将无效状态1101,1110,1111带入状态方程求次态。 C=Q3Q2 Q3 Q2 Q1 Q0 Q3n+1 Q2n+1 Q1n+1 Q0n+1 C 1 1 0 1 0 0 1 0 1 1 1 1 0 0 0 1 0 1 1 1 1 1 0 0 0 0 1 能自启动。

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