slide1 n.
Download
Skip this Video
Loading SlideShow in 5 Seconds..
Оптимизация синтеза цепей распространения синхросигнала PowerPoint Presentation
Download Presentation
Оптимизация синтеза цепей распространения синхросигнала

Loading in 2 Seconds...

play fullscreen
1 / 15

Оптимизация синтеза цепей распространения синхросигнала - PowerPoint PPT Presentation


  • 169 Views
  • Uploaded on

Оптимизация синтеза цепей распространения синхросигнала. А.О. Власов , Б.Е. Евлампиев ФГБУН Научный исследовательский институт системных исследований РАН, Москва. Москва 2014. Содержание. Введение Заказная структура ГДС САПР оптимизация ЦС CPU 65нм (КОМДИВ). Маршрут реализации ЦС

loader
I am the owner, or an agent authorized to act on behalf of the owner, of the copyrighted work described.
capcha
Download Presentation

PowerPoint Slideshow about 'Оптимизация синтеза цепей распространения синхросигнала' - kineks


An Image/Link below is provided (as is) to download presentation

Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author.While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server.


- - - - - - - - - - - - - - - - - - - - - - - - - - E N D - - - - - - - - - - - - - - - - - - - - - - - - - -
Presentation Transcript
slide1

Оптимизация синтеза цепей распространения синхросигнала

А.О. Власов, Б.Е. Евлампиев

ФГБУН Научный исследовательский институт системных исследований РАН, Москва

Москва

2014

slide2
Содержание
  • Введение
  • Заказная структура ГДС
  • САПР оптимизация ЦС
  • CPU 65нм (КОМДИВ). Маршрут реализации ЦС
  • Методики оптимизации ЦС
  • Синтез ЦС на MVthэлементах
  • Иерархический синтез ЦС
  • Совместное применение методик
  • Заключение
slide3
Введение
  • Качество реализации цепейсинхронизации (ЦС) определяет быстродействие СБИС
  • 65нм: влияние ~27% общей задержки[1]
  • Распространенные методы решения данной проблемы:
    • Сбалансированная структура глобального дерева синхронизации (ГДС)
    • Специальные опции САПР
      • CCD(Synopsys)
      • CCOPT(Cadence)

[1] Paul Cunningham and Steev Wilcox Clock-Concurrent Optimization // Cadence Design Systems, Inc. January 2012.

slide4
Заказная структура ГДС
  • Варианты сбалансированной структуры ГДС
  • Затраты:
    • Настройка САПР под новый маршрут
    • Создание и внедрение цепей и элементов
    • Поддержка со стороны RTL
slide5
САПР оптимизация ЦС
  • Опции САПР CCD (Synopsys) и CCOPT (Cadence)
    • Построение системы синхронизации
    • Одновременная оптимизация setupи hold
    • Полное покрытие CTS и postCTSфазы проектирования
  • Затраты:
    • Вычислительные мощности и время
    • Дополнительная лицензия
cpu 65
CPU 65нм (КОМДИВ). Маршрут реализации ЦС
  • Проектирование системы синхронизации CPU (КОМДИВ 65нм)
    • Стандартный маршрут
    • САПР Encounter (Cadence) без CCOPT опций
slide7
Методики оптимизации ЦС
  • Контекст применения методик
    • Необходимость улучшение маршрута
    • Отсутствие CCOPT функционала
    • Внесенные изменения связаны только с маршрутом
  • Оптимизация стандартного маршрута реализации ЦС:
    • Элементы с разным значением параметра порогового напряжения (MVth)
    • Иерархический синтез
    • Совместное применение
mv th
Синтез ЦС на MVth элементах
  • Функционально идентичные комплекты ячеек:
    • HVT – реализация ЦС в стандартном маршруте
    • LVT – примененная оптимизация
  • Относительное изменение параметров CPU:
  • Результаты:
    • Сокращение периода
    • Сокращение запаса попараметру hold
slide9
Анализ методики
  • Достоинства
    • Минимальные затраты по внедрению
    • Увеличение быстродействия
  • Недостатки
    • Снижение запаса надежности (hold)
    • Исправление нарушений по hold может ухудшить параметры проекта
  • Рекомендации по применению
    • Анализ компромисса надежность/частота
    • Высокочастотные ЦС – LVT элементы
    • Низкочастотные ЦС – HVT элементы
slide10
Иерархический синтез ЦС1/3
  • ЦС CPU: рабочий и тестовый режим
    • Схема переключения синхросигналов
    • Этапы построения «деревьев» синхронизации
slide11
Иерархический синтез ЦС 2/3
  • Схема создания точек входа синхросигнала в блоки
  • Этапы иерархического синтеза ЦС:
    • Локальный в блоках от точек входа
    • Глобальный с учетом задержек реализованных локальных ЦС
    • Реализация ЦС тестового режима
slide12
Иерархический синтез ЦС3/3
  • Результаты применения стандартного и иерархического маршрута
    • Нормировка на соответствующие величины в типичных условиях стандартного маршрута
  • Результаты:
    • Увеличение частоты
    • Увеличение надежности
slide13
Совместное применение методик
  • Стандартный Маршрут, HVT элементы (СМ).
  • Стандартный Маршрут, LVT элементы.
  • Иерархический Маршрут, HVT элементы (ИМ).
  • Иерархический Маршрут, LVT элементы.
  • Результаты нормированы на значения соответствующих параметров СМ, HVT
slide14
Анализ результата
  • ИМ увеличивает быстродействие и надежность
  • Совместное применение методик дает дополнительное увеличение быстродействия, но надежность падает
  • Обе методики и их совместное применение улучшают трассируемость проекта
slide15
Заключение
  • Рассмотренные методы
    • Эффективны для увеличения быстродействия
    • Не требуют дополнительного функционала САПР
    • Не требуют поддержки со стороны RTL и разработки заказных элементов
  • Рекомендации по применению
    • Критичные по частоте блоки
    • Снижение DRC нарушений
    • Снижение skewЦС
    • Обязателен контроль параметра hold