Vom Prozessor zum System

1. Vom Prozessor zum System Technische Grundlagen der Informatik Prof. Dr. Michael Löwe (Grundlage: Tanenbaum/Goodman. Computerarchitektur. 1999.)

2. Inhalt Zusammenfassung Automaten und Prozessoren Memory-Mapped Input/Output Interrupts Direct Memory Access (DMA) Bus-Systeme Beispiel-Bus-Systeme in einem Personal Computer Synchrone und asynchrone Bus-Systeme Bus-Arbitration Geräteadressierung Vom Prozessor zum System

3. read, write, fetch C MAR B MPC MDR 512  32 Bit Steuerspeicher MBR PC 9 2 7 8 3 3 LV MIR Addr J ALU C M B CPP SP Decode 2* TOS H Z 1 A ALU Micro Controller: Übersicht Vom Prozessor zum System

4. Adressbus Datenbus Prozessor und Speicher Speicher Datenspeicher (Zustand des Systems) Prozessor Programm- speicher Vom Prozessor zum System

5. Bus Memory-Mapped Input/Output Datenspeicher (Zustand des Systems) Prozessor Prozessor + Programm = Logische Funktion ? Programm- speicher Programm- speicher Eingabe und Ausgabe Geräte Vom Prozessor zum System

6. } LEDs, Schalter, Digital-Analog-Wandler... verstärkende Transisoren... Servos, Relais, Schütze... Port A (8 Bit) CS* A0 A1 WR* Reset D0 – D7 Intel 8255A Status (8 Bit) Port B (8 Bit) Port C (8 Bit) Memory-Mapped I/O: Beispiel Aufgabe: Die Hardware für ein eingebettetes System soll (1) einen Prozessor mit 16 Bit Adress- und 8 Bit Datenbus, (2) 8K  8 Bit Programmspeicher (EPROM), (3) 8K  8 Bit Datenspeicher (RAM) und (4) einen 8255 Parallel-Port erhalten. Entwickeln Sie eine „Memory Map“ für dieses System und entwerfen Sie die Adressdekodierung für die CS-Signale der drei Speicher- und I/O-Bausteine! Vom Prozessor zum System

7. A0 A15 8K  8 EPROM 8K  8 RAM 8255 CS CS CS D0 - D7 Memory-Mapped I/O: Beispiel Vom Prozessor zum System

8. Peripherie für Memory-Mapped I/O • Parallele Schnittstellen • Serielle Schnittstellen • Timer • Bus-Controller • Interrupt Controller ... Output: gut Input: mangelhaft ? Vom Prozessor zum System

9. Prozessor Datenspeicher Programmspeicher Adressbus Datenbus Memory-mapped Ein/Ausgabegeräte Einfache Interrupt-Steuerung Interrupt Interrupt-Vektor (8 Bit = 256 Arten) 256 Interrupt-Handler Call of interrupt handler Vom Prozessor zum System

10. IR0 IR1 IR7 Interrupt Controller INT Prozessor Intel 8259A Interrupt Controller Gerät1: Uhr INTA Gerät2: Tastatur RD/WR/CS . . . Adresse D0 - D7 Gerät7: Festplatte Protokoll: 1. Gerät setzt IR 2. 8259A setzt INT 3. Prozessor setzt INTA 4. 8259A IR-Nummer als Interruptvektor auf D 5. Prozessor ruft Handler 6. Ende: Prozessor beschreibt 8259A-Statusreg. 7. 8259A setzt INT zurück Durch Statusregister steuerbar: 1. Interrupt-Prioritäten 2. Ausblenden/Maskieren von Interrupts 3. Kaskaden von 8259 Controllern..... Vom Prozessor zum System

11. Memory-Mapped I/O mit Interrupts Einfache Ausgabe von Daten durch Beschreiben von Geräteregistern (wie Speicher) Einfache Eingabe von Daten durch Lesen von Geräteregistern (wie Speicher) Kein Polling bei der Eingabe durch Interrupt-Steuerung ¿Große Ausgabe- oder Eingabedatenmengen (z. B. Platte)? • Belegung großer Bereiche des Adressraums • Kopieren der Daten an die und von der richtige(n) Stelle • Arbeit immer über den Prozessor Direct Memory Access (DMA) Vom Prozessor zum System

12. Prozessor Datenspeicher Programmspeicher Interrupt Adressbus Datenbus Interrupt-Vektor Interrupt Memory-mapped Ein/Ausgabegeräte mit Interrupts Bus-Belegung im derzeitigen I/O Schreiben auf Adressbus: Ausschließlich Prozessor Schreiben auf Datenbus: Prozessor Speicher nur nach Aufforderung Geräte nur unter Interrupt Resultat: Master (Prozessor) /Slave (Geräte) -Struktur Vom Prozessor zum System

13. Speicher Prozessor DMA: „Viele Partner mit einem Speicher“ Steuerregister schreiben DMA starten Bus reservieren Block transferieren Ende des Transfers über Interrupt anzeigen Interrupt Controller Video- Controller Disketten- Controller Festplatten- Controller BUS Steuer- und Statusregister über Memory-mapped I/O: Startadresse des Blocks, Größe des Blocks, Lesen/Schreiben, Quelle des Blocks Vom Prozessor zum System

14. USB- Controller PC-Bus-Struktur LAN Prozessor Speicher Speicherbus PCI-Bus Brücke Netzwerk PCI-Bus ISA-Bus Brücke SCSI- Controller Audio Video ISA-Bus Maus SCSI-Bus Modem Drucker Universal Serial Bus Tastatur Festplatte Vom Prozessor zum System

15. LAN Prozessor Speicher Speicherbus PCI-Bus Brücke Netzwerk I/O-Bus PCI-Bus ISA-Bus Brücke SCSI- Controller USB- Controller Audio Video ISA-Bus Maus SCSI-Bus Modem Drucker Universal Serial Bus Tastatur Festplatte Memory Map und I/O-Space I/O-Space Prozessor Speicher I/O-Bus Speicherbus MREQ I/O-Space I/O-Space Vom Prozessor zum System

16. Bus-Merkmale • Bus-Breite • Bus-Taktung • synchron • asynchron • Bus-Arbitration (Auflösung von Konkurrenz) • Verschiedenes • Blocktransfer • Geräte-Adressierung Vom Prozessor zum System

17. Bus-Breite • Physisch: Anzahl Leitungen / Breite der Steckerleiste • Logisch: Adressbreite (PC/ISA: 20; AT/ISA: 20 + 4; EISA: 20 + 4 + 8) Datenbreite (PC/ISA: 8; AT/ISA: 8 oder 16; EISA: 32; PCI: 32 oder 64) Steuerung • Logisch  Physisch Multiplexen von Adressen Multiplexen von Daten Multiplexen von Adressen mit Daten Vom Prozessor zum System

18. Bus-Taktung und -Bandbreite Anzahl Taktzyklen pro Sekunde (ein Zyklus  ein Datentransfer) • ISA: 8,33 MHz := 16,7 Mbyte/s • EISA: 8,33 MHz := 33,3 Mbyte/s • PCI 1: 33 MHz := 132 Mbyte/s • PCI 2: 66 MHz := 528 Mbyte/s • USB 1: ca 15 MHz := 1,5 Mbyte/s • USB 2: .... Vom Prozessor zum System

19. t1 t2 t3 Mastertakt Adresse Daten MREQ RD WAIT Synchroner Bus t1: Prozessor leitet Lesen ein: Adresse, MREQ, RD t2: Speicher legt WAIT an, da er die Daten nicht in t2 bereitstellen kann. t3: Speicher nimmt WAIT zurück, da er die Daten in t3 bereitstellt Prozessor übernimmt Daten in t3, setzt MREQ und RD zurück, gibt Adressen frei Speicher gibt Datenleitungen frei t4: Neuer Zyklus für ggf. anderes Kommunikationspaar kann beginnen Vom Prozessor zum System

20. Adresse Daten MREQ RD MasterSyn SlaveSyn Asynchroner Bus 1. Prozessor leitet Lesevorgang ein: Adresse, MREQ, RD, MSYN 2. Prozessor wartet auf SSYN, Speicher beschafft Daten 3. Speicher bietet Daten an, signalisiert SSYN 4. Prozessor holt Daten ab, nimmt MSYN zurück, gibt Signale frei 5. Speicher nimmt SSYN zurück, gibt Datenleitungen frei. Vom Prozessor zum System

21. Zentraler Arbiter Gerät 1 Gerät 2 Gerät 3 Auflösen von Konkurrenz Busanfrage Busgewährung ? Zentraler Arbiter mit Prioritäten Dezentrale Konfliktlösung Vom Prozessor zum System

22. Blocktransfer Normale BusTransaktion: Übertragung eines Datensatzes Blocktransfer: Übertragung von Datenfeldern • Zusätzliches Bussignal: BLOCK • Master schickt als erstes Datum Blocklänge BL • Und dann (beim Schreiben) in weiteren Buszyklen BL viele Daten • Beim Lesen schickt der Slave BL viele Daten Vom Prozessor zum System

23. Geräteadressierung Memory-mapped: Basis der Speicheradressen I/O-mapped: Basis der Adressen im I/O-Space Adressierung über den Bus • Geräteselektion über Busleitung für jedes Gerät (CS) • Geräteselektion über Adressnummer (kodiertes CS) • Statische Adresszuteilung • Dynamische Adresszuteilung Adressierung in Bussen versus Adressierung im Netz Vom Prozessor zum System