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ELE6306 : Test de systèmes électroniques Test intégré et Modèle de faute de délai

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ELE6306 : Test de systèmes électroniques Test intégré et Modèle de faute de délai. Etudiante : S. BENCHIKH Professeur : A. Khouas Département de génie électrique École Polytechnique de Montréal. Plan du projet. Introduction Problématique: Description des outils de base

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ele6306 test de syst mes lectroniques test int gr et mod le de faute de d lai

ELE6306 : Test de systèmes électroniques Test intégré et Modèle de faute de délai

Etudiante : S. BENCHIKH

Professeur : A. Khouas

Département de génie électrique

École Polytechnique de Montréal

plan du projet
Plan du projet

Introduction

Problématique:

Description des outils de base

Génération des séquences SIC

Comparaison des test

Conclusion

technologie des vlsi
Amélioration de la fiabilité des circuits

Diminution de la marge de bruit

Accroissement de la complexité des circuits

Exposition aux erreurs et défaillances

TECHNOLOGIE DES VLSI
validation de la chaine de production
VALIDATION DE LA CHAINE DE PRODUCTION
  • Mesure de la qualité
  • Mesure de la fiabilité
  • Augmentation du rendement de la production
le test
LE TEST
  • Test interne
  • Test externe
slide11
Technique AD-Hoc:

Ensemble de règles à respecter en vu de rendre la conception plus testable

Technique structurale:

Accès aux nœuds interne du circuit tout en limitant le nombre d’entrées /sorties supplémentaires prévues à cet effet.

DFT
pourquoi le bist et non eat
Pourquoi le BIST et non EAT

Moins rapide que le circuit à tester.

Augmentation des performances temporelles de 12% par rapport à 30% des performances des circuits

Test le circuit avec son horloge interne donc avec sa fréquence nominale

Réduction des données de test à stocker

Réduction du temps de test

Réduction du coût.

le choix de l architecture du test
LE CHOIX DE L’ARCHITECTURE DU TEST

La surface supplémentaire due au test

L’impact sur les performances du circuit

La puissance supplémentaire dissipée

Le temps d’application des vecteurs de test

Le temps nécessaire au développement et à l’intégration du test dans le circuit

La qualité du test.

Taux de couverture élevé

modeles de faute
MODELES DE FAUTE

Faute de délais

Faute de court circuit

Faute de collage

la g n ration
LA GÉNÉRATION:

Vecteurs de test:

Controler les fautes à partir des PI

Observer les fautes à partir des PO

Génération des vecteurs de test

Vecteur spécifique faute donnée

Améliorer la qualité des vecteurs de test

Réduire le coût du test

g n ration des vecteurs de test
Génération des vecteurs de test

Génération Manuelle

Génération Exhaustive

Génération Pseudo-aleatoire

Génération Déterministe

Génération mixte.

analyse des m thodes de test
Analyse des méthodes de test
  • Taux de couverture des fautes
  • Longueur de la séquence de test
  • L’augmentation en surface
g n rateur du test int gr
Générateur du test intégré
  • Un générateur pseudo-aléatoire
  • Utilise un registre à décalage à rétroaction linéaire: LFSR
s quences mic et sic
SÉQUENCES MIC et SIC
  • Multiple input change: produit des vecteurs successifs qui diffèrent de plusieurs bits
  • Single input change: produit des vecteurs successifs qui diffèrent d’un bit.
propri t du lfsr al atoire ou rsic
Propriété du LFSR Aléatoire ou RSIC
  • Génération de toutes le paires de vecteurs possibles
  • Générateur de vecteurs non corrélés
  • Génération d’une séquence de longueur maximale
g n ration de toutes les paires de vecteurs possibles
Génération de toutes les paires de vecteurs possibles
  • LFSR de degré k
  • Séquence de 2k -1 vecteurs
  • m entrées k = 2m + 1
g n rateur de vecteurs non corr l s
Générateur de vecteurs non corrélés
  • A chaque cycle d’horloge , le LFSR produit un nouveau vecteur
  • Les bits générés par le deuxième vecteur sont différent du premier
  • σ: nombre de décalage dans le registre avant de prélever un nouveau vecteur
  • σ = m ou m<= σ <=(2k-1-m).
g n ration d une s quence de longueur maximale
Génération d’une séquence de longueur maximale
  • σ et 2k-1 premiers entre eux, pour générer tous les vecteurs de la séquence.
conclusion des tests
Conclusion des tests
  • L’utilisation de la séquence RSIC lors de la conception ferait augmenter le taux de couverture des fautes du circuit
  • Mais la longueur des séquences utilisée pour le test des circuits n’est pas négligeable
  • Ceci engendrerai une augmentation dans le coût si l’estimation est mal faite
conclusion
Conclusion

La génération de vecteurs de test et la vérification automatique sauve beaucoup d’heure de travail et économise pour les concepteurs beaucoup d’argents.

Pour les circuits complexes, l’utilisation d’algorithme générique en combinaison avec des algorithmes déterministes sont recommandés.

Pour les circuits non complexes, la vérification systématique est possible.

Le recours aux algorithmes de compression de donnée et de pad ferrait aussi gagner aux concepteurs beaucoup d’argent et de temps.

Les fautes de délai sont toujours et resterons un problème avec l’accroissement spectaculaire de la complexité des CI