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第三章

第三章. 计算机中的 逻辑部件. 第三章. 本章的中心内容是讨论计算机中常用的组合逻辑电路和时序逻辑电路，以及基本的逻辑部件。我们将从使用角度出发，着重讨论外特性和工作原理，而对涉及到器件和部件内部结构的问题已在 《 数字电路 》 课程中进行过讨论，在此不再赘述。. §1 组合逻辑电路. 所谓组合逻辑电路，是指该电路在任一时刻的输出，仅取决于该时刻的输入信号，而与输入信号作用前电路所处的状态无关。从电路结构上看，组合逻辑电路仅由门电路组成，电路中无记忆元件，输入与输出之间无反馈。. §1 组合逻辑电路. 1.1 编码器

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  1. 第三章 计算机中的 逻辑部件 北京理工大学计算机科学工程系

  2. 第三章 本章的中心内容是讨论计算机中常用的组合逻辑电路和时序逻辑电路，以及基本的逻辑部件。我们将从使用角度出发，着重讨论外特性和工作原理，而对涉及到器件和部件内部结构的问题已在《数字电路》课程中进行过讨论，在此不再赘述。 北京理工大学计算机科学工程系

  3. §1 组合逻辑电路 所谓组合逻辑电路，是指该电路在任一时刻的输出，仅取决于该时刻的输入信号，而与输入信号作用前电路所处的状态无关。从电路结构上看，组合逻辑电路仅由门电路组成，电路中无记忆元件，输入与输出之间无反馈。 北京理工大学计算机科学工程系

  4. §1 组合逻辑电路 1.1 编码器 编码器是一种多输入、多输出的组合逻辑电路。通常同一时间内只允许一个输入端有效，这时的输出就是该输入所对应的二进制代码值。 X1 F1 编码器 输入端 输出端 X2 F2 … … Xm Fn 输入端和输出端之间满足下列关系：m≤2n 若m=2n，全编码；若m＜2n，部分编码 北京理工大学计算机科学工程系

  5. §1 组合逻辑电路 常见的编码器有以下三种： (1) 二进制编码器 这是一种全编码器，其输入信号的个数m=2n，输出信号的位数为n。例如：8线－3线编码器的输入信号个数为8，输出信号的位数为3；16线－4 线编码器的输入信号个数为16，输出信号的位数为4。 北京理工大学计算机科学工程系

  6. §1 组合逻辑电路 北京理工大学计算机科学工程系

  7. §1 组合逻辑电路 (2) 二－十进制编码器 将十进制的十个数码0～9用四位二进制代码来表示的电路，称为二－十进制编码器。在这个电路中，m=10，n=4，显然它属于部分编码。 二－十进制编码器又可分为NBCD码编码器、余3码编码器等。  北京理工大学计算机科学工程系

  8. §1 组合逻辑电路 (3) 优先编码器 前面提到的一般编码器，输入信号是互相排斥的。而优先编码器则不同，它允许几个信号同时输入，但是，只对其中优先级最高的输入进行编码，不理睬级别低的输入。如：8线－3线优先编码器的f7的优先级别最高，f0的优先级别最低。 这样的编码器可以被用来作为中断及中断向量发生器。  北京理工大学计算机科学工程系

  9. §1 组合逻辑电路 北京理工大学计算机科学工程系

  10. 1.2 译码器 译码器也是一种多输入、多输出的组合逻辑电路。每输入一个二进制代码，在多个输出端中最多只有一个有效。译码是编码的逆过程。 §1 组合逻辑电路 X1 F1 译码器 输入端 输出端 X2 F2 Xn Fm 输入端和输出端之间满足下列关系：2n≥m 若2n =m ，全译码；若2n＞m，部分译码 北京理工大学计算机科学工程系

  11. §1 组合逻辑电路 常见的译码器有： (1) 二进制译码器 这是一种全译码器，如两位二进制代码，将译出四个信号，称为2－4译码器，三位二进制代码，将译出八个信号，称为3－8译码器；四位二进制代码，将译出十六个信号，称为4－16译码器。当输入为某一组合时，对应的仅有一个输出端为“1”（或为“0”），其余的输出端均为“0”（或为“1”）。 译码器中常设置“使能”控制端(E/E)，当该端无效时，译码器的功能被禁止，此时所有输出均无效。 北京理工大学计算机科学工程系

  12. §1 组合逻辑电路 74138有6个输入端，其中A、B、C为译码输入端，E3、E2、E1为使能端，为了使该片能正常工作，其值依次是1、0、0。 北京理工大学计算机科学工程系

  13. §1 组合逻辑电路 (2) 二－十进制译码器 将二－十进制代码译成对应的十进制数码0～9，称为二－十进制译码器，其n=4，m=10，故属于部分译码。 北京理工大学计算机科学工程系

  14. §1 组合逻辑电路 (3) 显示译码器 七段数码显示器的每一段是一个发光二极管，排成一个“日”字形。 七段发光二极管可采用共阴极或共阳极接法。共阴极接法，就是将全部发光二极管的阴极接在一起，并接低电平，当某个发光管的阳极接高电平时，相应的一段就发亮；而共阳极的接法则正好相反。 北京理工大学计算机科学工程系

  15. §1 组合逻辑电路 北京理工大学计算机科学工程系

  16. §1 组合逻辑电路 1.3 数字比较器 用来将两个同样位数的无符号二进制数X、Y进行比较并能判别其大小关系的逻辑器件。 两组二进制数的比较结果有三种可能，即大于、小于和等于，故数字比较器应有三个输出端：X＞Y，X＜Y，X＝Y。目前用得比较多的是四位比较器，它可以直接用来比较两个四位或小于四位的二进制整数的大小。 北京理工大学计算机科学工程系

  17. §1 组合逻辑电路 四位数字比较器输出X＞Y的条件是：二进制数的最高位x3＞y3；或者最高位相等而次高位x2＞y2；或者最高位和次高位均相等而次低位x1＞y1；或者高三位相等而最低位x0＞y0；或者四位均相等而低一片比较器送来的级联输入信号X＞Y为“1”。 当两个待比较的数的位数超过四位时，往往要将多个比较器级联使用。级联使用时，最低一片的级联输入端X＜Y，X＝Y，X＞Y应依次接“0”、“1”、“0”。 北京理工大学计算机科学工程系

  18. §1 组合逻辑电路 1.4 数据选择器与数据分配器 1.数据选择器 数据选择器又称多路选择器，简称MUX，它有多个输入，一个输出。其功能是在选择信号的作用下，从多个输入信号中选择某一个送到输出端。 F 选择控制端 四输入 多路选择器 四输入 多路选择器 四输入 多路选择器 四输入 多路选择器 四输入 多路选择器 S1 S0 D3 D2 D1 D0 01 11 10 00 北京理工大学计算机科学工程系

  19. 选择 数据输入 输出 S1 S0 D3 D2 D1 D0 F 0 0 0 0 0 1 0 1 10 1 0 1 1 1 1 × × × 0 × × × 1 × × 0 × × × 1 × × 0 × × × 1 × × 0 × × × 1 × × × 0 1 0 1 0 1 0 1 §1 组合逻辑电路 北京理工大学计算机科学工程系

  20. D3 D2 D1 D0 选择控制端 四位 多路分配器 四位 多路分配器 四位 多路分配器 四位 多路分配器 四位 多路分配器 S1 S0 X §1 组合逻辑电路 2.数据分配器 数据分配器又称多路分配器，简称DMUX，它有一个输入，多个输出。其功能与MUX正好相反，是将输入端的信号送至多个输出端中的某一个。 01 10 11 00 北京理工大学计算机科学工程系

  21. 输入 选择 输出 X S1 S0 Y3 Y2 Y1 Y0 0 1 1 1 1 × × 0 0 0 1 10 1 1 0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 §1 组合逻辑电路 北京理工大学计算机科学工程系

  22. §1 组合逻辑电路 3.双向多路开关 北京理工大学计算机科学工程系

  23. §2 时序逻辑电路 所谓时序逻辑电路，是指此电路任一时刻的输出不仅与该时刻的输入有关，而且还与该时刻电路的状态（现态）有关。因此，时序逻辑电路必须具备存储电路，即一定要包含具有记忆功能的电子器件──触发器。 触发器是构成时序电路的基础，触发器和一些控制门可以组成寄存器、暂存器、移位寄存器、计数器等基本的时序逻辑电路。 北京理工大学计算机科学工程系

  24. §2 时序逻辑电路 2.1 寄存器 1.代码寄存器 用于接收信息、寄存信息或传送信息。 并行输入-并行输出 0 0 0 1 1 1 0 0 0 1 1 1 0 0 0 1 1 1 0 0 0 1 1 1 北京理工大学计算机科学工程系

  25. §2 时序逻辑电路 2.移位寄存器 除了具有寄存信息的功能外，还具有移位功能，在移位脉冲的作用下，能够把寄存器中代码依次向右或向左移动。 串行输入-串行输出 北京理工大学计算机科学工程系

  26. 0 1 1 0 0 1 0 1 1 0 0 0 0 1 0 1 1 0 1 1 0 1 0 0 1 0 1 1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 1 0 0 1 1 0 0 0 0 1 1 1 0 0 0 1 1 1 0 0 0 1 1 1 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 §2 时序逻辑电路 串行输入-并行输出（串-并转换） 数据装配 0 并行输入-串行输出（并-串转换） 数据拆卸 北京理工大学计算机科学工程系

  27. §2 时序逻辑电路 2.2 计数器 计数器的基本功能就是用来累计输入脉冲的个数。计数器不仅可以用来计数，也可用来定时、分频等。计数器的种类很多： 异步计数器 同步计数器 二进制码计数器 非二进制码计数器 加1计数器 减1计数器 可逆计数器 北京理工大学计算机科学工程系

  28. §2 时序逻辑电路 非二进制码计数器（环形移位、右移） 1000 0001 0100 0010 北京理工大学计算机科学工程系

  29. §2 时序逻辑电路 非二进制码计数器（扭形移位、左移） 最高位的输出端（非端）接至最低位的输入端） 0000 1000 0001 1100 0011 0111 1110 1111 北京理工大学计算机科学工程系

  30. §2 时序逻辑电路 2.2 计数器 计数器的基本功能就是用来累计输入脉冲的个数。计数器不仅可以用来计数，也可用来定时、分频等。计数器的种类很多： 异步计数器 同步计数器 二进制码计数器 非二进制码计数器 加1计数器 减1计数器 可逆计数器 北京理工大学计算机科学工程系

  31. §3 总线电路 3.1 三态门 具有三种逻辑状态的门电路。这三种状态是： “0”状态 “1”状态 浮空状态 D Q G 北京理工大学计算机科学工程系

  32. §3 总线电路 北京理工大学计算机科学工程系

  33. §3 总线电路 3.2 总线电路 1.单向总线 总线上的信息只能向一个方向传送，如地址总线。 输入 输出 A Y 0 0 1 0 1 × 0 1 Z 北京理工大学计算机科学工程系

  34. 控制输入 操作 DIR 0 0 1 0 1 × B数据到A输出 A数据到B输出 隔离 §3 总线电路 2.双向总线 总线上的信息可以向两个方向上传送，如数据总线。 北京理工大学计算机科学工程系

  35. §4 可编程逻辑器件PLD 4.1 可编程器件 1.用户定制电路 当代集成电路可被分为两大类：标准集成电路和用户定制电路。 标准集成电路是指由半导体制造厂设计和制造、供用户任意选购的集成电路。  把一个系统集成在一个VLSI芯片上，此芯片将不再具有通用性，而成为一种特殊的专用集成电路（ASIC）。也就是说，用户可向制造厂专门定做某种电路，这类电路称为用户定制电路。 北京理工大学计算机科学工程系

  36. §4 可编程逻辑器件PLD ASIC包括全定制电路和半定制电路两种形式。全定制电路是指制造厂直接按照用户提出的特定要求设计和生产的器件。半定制电路是指先由制造厂生产出标准的半成品，再根据用户要求由工厂或用户自己对半成品进行再加工，制成具有特定功能的专用集成电路器件。半定制电路中使用最多的是可编程逻辑器件PLD。 北京理工大学计算机科学工程系

  37. §4 可编程逻辑器件PLD 2.可编程逻辑器件的基本结构 PLD实际上是“与－或”两级结构的器件，其最终逻辑结构和功能由用户编程决定。PLD器件主要包括：PROM、PLA、PAL、GAL等。 输入信号和乘积项构成了“与”阵列，乘积项和逻辑函数构成了“或”阵列，这些阵列形成交叉点。阵列上交叉点连接方式有三种表示方法，交叉点上的“”表示硬连线固定连接，不可编程；“×”表示可编程连接；无任何标记表示不连接。 北京理工大学计算机科学工程系

  38. §4 可编程逻辑器件PLD 4.2 可编程只读存储器（PROM） 1. PROM的基本结构 ROM由地址译码器和存储体组成。 ROM的地址译码器是与门的组合，它的输出是地址输入的全部最小项，也就是根据地址码产生全部存储单元的地址。存储体实际上是或门的组合，它的输出即或门的个数，也就是从存储体中一次读出的信息位数。 北京理工大学计算机科学工程系

  39. §4 可编程逻辑器件PLD  PROM的与阵列是不可编程的，或阵列是可编程的。 北京理工大学计算机科学工程系

  40. §4 可编程逻辑器件PLD 2.采用PROM的组合逻辑设计 用PROM实现4位二进制码转换为4位Gray码方法。 北京理工大学计算机科学工程系

  41. §4 可编程逻辑器件PLD Gray码是一种无权码，它的编码规则是使相邻两代码之间只有一个二进制位不同，其余3个二进制位必须相同。根据真值表直接写出逻辑函数的最小项表达式： G3＝Σm4(8,9,10,11,12,13,14,15) G2＝Σm4(4,5,6,7,8,9,10,11) G1＝Σm4(2,3,4,5,10,11,12,13) G0＝Σm4(1,2,5,6,9,10,13,14) 北京理工大学计算机科学工程系

  42. §4 可编程逻辑器件PLD 北京理工大学计算机科学工程系

  43. §4 可编程逻辑器件PLD 4.3 可编程逻辑阵列（PLA） 1. PLA的基本结构 PLA 中的与阵列不是全译码的，它是由函数的最简与或表达式中的与项（乘积项）来构成的，可被任一个或全部或项所共用。因此，PLA中的与阵列和或阵列都是可编程的。 北京理工大学计算机科学工程系

  44. = B3 B2+ B3 B2 = B2 B1+ B2 B1 = B1 B0+ B1 B0 §4 可编程逻辑器件PLD 2.采用PLA实现组合逻辑设计 根据四位二进制码至Gray码的转换真值表，用卡诺图进行函数化简得到下列结果： G3＝B3 G2＝B2B3 G1＝B1 B2 G0＝B0 B1 全部函数只需要七个乘积项，对于相同的逻辑函数，PLA所要求的存储体容量为7×4=28位，而PROM则要求存储体容量为16×4=64位。 北京理工大学计算机科学工程系

  45. §4 可编程逻辑器件PLD 北京理工大学计算机科学工程系

  46. §4 可编程逻辑器件PLD 4.4 可编程阵列逻辑（PAL）和通用阵列逻辑（GAL） 1.可编程阵列逻辑（PAL） 在PAL中，与阵列是可编程的，而或阵列是固定连接的。 北京理工大学计算机科学工程系

  47. §4 可编程逻辑器件PLD 2.通用阵列逻辑GAL GAL的基本结构同PAL，仍是大家所熟悉的由可编程的与阵列来驱动固定的或阵列。GAL器件与PAL器件100％地兼容，同时具有PAL所没有的可擦除、可重编程及可组态的特点。 北京理工大学计算机科学工程系

  48. F1=AB+AB=A⊕B F2=AB+AB+AB=A+B F3=AB F4=AB+AB=A §4 可编程逻辑器件PLD 为了加深对三种PLD基本结构的理解，给出了实现相同的逻辑函数时，三种不同的PLD器件的各自内部结构，实现的四个逻辑函数是： 北京理工大学计算机科学工程系

  49. §4 可编程逻辑器件PLD PROM结构 北京理工大学计算机科学工程系

  50. A B A B A B 可 A × × 编 A × 程 B × 与 B × × 门 可 F × × 1 编 F × × 2 程 F × 或 3 × F 门 4 §4 可编程逻辑器件PLD PLA结构 北京理工大学计算机科学工程系

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