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第八章 半导体存储器与可 编程逻辑器件 学习要点 只读存储器（ ROM ）的工作原理 随机存储器（ RAM ） 存储器扩展存储容量的连接方法 半导体存储器的功能及分类

第八章 半导体存储器与可 编程逻辑器件 学习要点 只读存储器（ ROM ）的工作原理 随机存储器（ RAM ） 存储器扩展存储容量的连接方法 半导体存储器的功能及分类 利用存储器设计组合逻辑电路. 8.1 概述. 半导体存储器能存储大量二值信息，是数字系统不可缺少的部分. 种类 :. 随机存储器（ Random Access Memory RAM ）. 只读存储器（ Read-Only Memory ROM ）. RAM. ROM. 静态 RAM ： SRAM. 动态 RAM ： DRAM. 由制造工艺分：. 双极型. MOS 型.

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第八章 半导体存储器与可 编程逻辑器件 学习要点 只读存储器（ ROM ）的工作原理 随机存储器（ RAM ） 存储器扩展存储容量的连接方法 半导体存储器的功能及分类

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  1. 第八章 半导体存储器与可 编程逻辑器件 • 学习要点 • 只读存储器（ROM）的工作原理 • 随机存储器（RAM） • 存储器扩展存储容量的连接方法 • 半导体存储器的功能及分类 • 利用存储器设计组合逻辑电路

  2. 8.1 概述 半导体存储器能存储大量二值信息，是数字系统不可缺少的部分. 种类: 随机存储器（Random Access Memory RAM） 只读存储器（Read-Only Memory ROM）

  3. RAM ROM • 静态RAM：SRAM • 动态RAM：DRAM 由制造工艺分： • 双极型 • MOS型 • 掩模ROM • 可编程ROM：PROM • 可擦除可编程ROM：EPROM

  4. CS R/W CS＝0 片选有效，可进行读写 R/w＝1 执行读操作 R/w＝0 执行写操作 8.2 随机存储器RAM §8.2.1 静态随机存储器RAM 电路结构 读 写 控 制 地址输入 行地址译码 存储矩阵 I/O 列地址译码 地址输入 地址译码器：行地址译码选出一行，列地址译码选出一列（或几列）

  5. 2114RAM（1024×4位）

  6. 8.3.1 ROM的结构与原理 8.3 只读存储器ROM 电路结构 地址输入 地址译码器 存储矩阵 输出缓冲器 数据输出 地址译码器：将输出的地址代码翻译成相应的控制信号，把指定单元选 出，其数据送输出缓冲器 • 输出缓冲器 • 提高存储器带负载的能力 • 实现输出状态三态控制，与系统总线连接

  7. 例1: 2位地址输入，4位地址输出，二极管存储器 A1A0：两位地址代码，能指定四个不同地址 地址译码器：将四个地址译成W0W3四个高电平输出信号 W0 W1 W2 W3 A1 A0 1 0 0 0 0 0 0 1 0 1 0 0 1 0 0 1 0 0 0 0 1 1 0 1

  8. 地址线 W3=1 EN=0 W2=1 EN=0 W1=1 EN=0 W0=1 EN=0 字线 位线 存储矩阵：二极管编码器 D3 D2 D1 D0 0 1 0 1 1 0 1 1 0 0 0 1 1 1 1 0 输出缓冲器：提高带负载能力 数据表为： A1 A0 D3 D2 D1 D0 0 0 0 1 0 1 0 1 1 0 1 1 1 0 0 0 0 1 1 1 1 0 1 1

  9. D3’D2’ D1’D0’ W0=1 1 0 1 0 W1=1 0 1 0 0 D3 D2 D1 D0 W2=1 0 1 1 0 1 1 1 0 W3=1 1 0 1 1 0 0 0 1 0 0 0 1 1 1 1 0 数据表为： 例2: MOS管ROM

  10. §8.3.2 EPROM的实例 一、雪崩注入MOS管（FAMOS）构成的EFROM 注入： FAMOS结构图 在漏极和源极间加高反压，漏极与衬底间的PN结击穿，其耗尽层的电子在强磁场中高速射出，一部分被浮置栅浮获，此部分负电荷在DS间负电压去除后无放电回路，得以保存。 FAMOS构成的存储单元 擦除： 用紫外线或X射线照射FAMOS管，使SiO2层中产生电子空穴对，为浮置栅的负电荷提供放电通道。

  11. 注入电荷前 注入电荷后 VTH VGS 二、叠栅MOS管（SIMOS）构成的EPROM SIMOS结构图 N沟道增强型MOS管 电荷注入后，需要在Ge上加更高压才能形成导电沟道——VTH提高 在控制栅Ge上加正常高电平时，能在漏-源间构成导电通道，使SIMOS导通 iD 在漏-源间加高电压，使雪崩击穿，同时在Ge上加高压正脉冲，则在栅极电场作用下，一部分穿过SiO2到达浮置栅，形成注入电荷。

  12. EN＝0时，此位数据传到D（已注入电荷的SIMOS不通，为1；未注入电荷的SIMOS通，为0。EN＝0时，此位数据传到D（已注入电荷的SIMOS不通，为1；未注入电荷的SIMOS通，为0。 用SIMOS构成的EPROM 256×1位的EPROM，排成16×16的矩阵 读出时： 将地址高四位加到行地址译码器上，Wi=1，选中一行； 将地址低四位加到列地址译码器上，Bi=1，选中一列。 • E2PROM • 快闪存储器 其它PROM:

  13. 快速熔断丝 肖特基势垒稳压二极管 8.3.3 ROM应用 没使用前，全部数据为1 要存入0： • 找到要输入0的单元地址，输入地址代码，使相应字线输出高电平 • 在相应位线上加高电压脉冲，使DZ导通，大电流使熔断丝熔断

  14. 8.4 低密度可编程阵列逻辑 8.4.1 PAL的基本电路结构 图8.1 PAL基本结构

  15. PAL的几种输出电路结构和反馈形式 PAL具有多种输出结构。组合逻辑常采用“专用输出的基本门阵列结构”，其输出结构如图6.15所示。图中, 若输出部分采用或非门输出时，为低电平有效器件；若采用或门输出时，为高电平有效器件。有的器件还用互补输出的或门， 故称为互补型输出，这种输出结构只适用于实现组合逻辑函数。目前常用的产品有PAL10H8（10输入，8输出，高电平有效）、AL10L8(10输入，8输出，低电平有效)、PAL16C1（16输入，1输出，互补型)等。

  16. 图8.2 专用输出门阵列结构

  17. PAL实现时序逻辑电路功能时，其输出结构如图8.3所示，输出部分采用了一个D触发器，其输出通过选通三态缓冲器送到输出端，构成时序逻辑电路。PAL实现时序逻辑电路功能时，其输出结构如图8.3所示，输出部分采用了一个D触发器，其输出通过选通三态缓冲器送到输出端，构成时序逻辑电路。 图8.3 时序输出结构

  18. 8.4.2 GAL 通用阵列逻辑GAL是Lattice 公司于1985年首先推出的新型可编程逻辑器件。GAL是PAL的第二代产品， 但它采用了ECMOS工艺，可编程的I/O结构，使之成为用户可以重复修改芯片的逻辑功能，在不到 1 秒钟时间内即可完成芯片的擦除及编程的逻辑器件， 按门阵列的可编程结构， GAL可分成两大类： 一类是与PAL基本结构相似的普通型GAL器件,其与门阵列是可编程的， 或门阵列是固定连接的，如GAL16V8；另一类是与FPLA器件相类似的新一代GAL 器件， 其与门阵列及或门阵列都是可编程的，如GAL39V18。

  19. GAL的电路结构 如图8.4所示是GAL16V8的逻辑电路图，它有16 个输入引脚（其中八个为固定输入引脚）和八个输出引脚。其内部结构是由八 个输入缓冲器，八个输出反馈/输入缓冲器，八个输出三态缓冲器，八个输出逻辑宏单元OLMC， 8×8个与门构成的与门阵列以及时钟 和输出选通信号输入缓冲器等组成。

  20. 每个OLMC中有四个多路开关MUX, FIMUX用于控制第一乘积项；TSMUX用于选择输出三态缓冲器的选通信号；FMUX决定反馈信号的来源；OMUX用于选择输出信号是组合逻辑的还是寄存逻辑的。多路开关状态取决于结构控制字中的AC0和AC1（n）位的值。 例如，TSMUX的控制信号是AC0和AC1（n）, 当AC0·AC1(n)=11时，表示多路开关TSMUX的数据输入端11被选通，表示三态门的选通信号是第一乘积项。表6.4列出有关控制信号与OLMC的配置关系。

  21. 图8.4GAL16V8逻辑图

  22. 图8.5 OLMC内部结构

  23. 8.6现场可编程阵列 FPGA 8.6.1 FPGA简介 FPGA是现场可编程门阵列（ Field Programmable Gate Array ）的简称，80年代中期由美国Xilinx公司首先推出，是一种大规模可编程数字集成电路器件．它能使用户借助计算机自行设计自己需要的专用集成电路芯片，在计算机上进行功能仿真和实时仿真，及时发现问题，调整电路，改进设计方案．

  24. 8.6.2 FPGA的基本机构 1.CLB： 分布于芯片中央，实现规模不大的组合、时序电路。 2.IOB： 分布于芯片四周，实现内部逻辑电路与芯片外部引脚的连接。 3.IR： 包括不同类型的金属线、可编程的开关矩阵、可编程的连接点。

  25. 图8.7 FPGA的基本结构框图

  26. Q 组态控制 Q 读/写 数据 T 4.SRAM: 存放编程数据。 图 8.6 FPGA内SRAM单元

  27. 一、CLB和IOB 1.XC2000系列的CLB (1) 组合逻辑电路 电路组态； 实现方法 (2) 存储电路 ①工作方式 ②激励信号 CLK(同步)，或C、G(异步)。 ③时钟信号 (3) 控制电路

  28. 二、IR 1.金属线 (1)通用互连( General-Purpose Interconnect ) (2)直接互连(Direct Interconnect) (3)长线(Long Line) 2.开关矩阵(SM：Switching Matrices) 3.可编程连接点(PIP：Programmable InterconnectPoints)

  29. F 四变量的任意函数 A B C D G Q (a) 四变量任意函数

  30. A 三变量的任意函数 B F C D Q A 三变量的任意函数 B G C D Q (b) 2个三变量任意函数

  31. B 三变量的任意函数 A C F M U X D Q 三变量的任意函数 A G C D Q (c) 五变量任意函数 (动态选择两个三变量函数) 图8.8 CLB中组合逻辑电路的3种组态

  32. 8.7 可编程逻辑器件的应用 8片1024×1位的RAM，构成1024×8位的RAM

  33. A9 A8 CS=0 字线 0 0 Y3=0 Y1=0 Y2=0 Y0=0 …… 0255 000000000 0 1 256511 11111111 …… 1 0 512767 11111111 1 1 …… 7681023 11111111 §7.4.2 字扩展方式 4片256×8位的RAM，构成1024×8位的RAM A7A6A5A4A3A2A1A0 000000000 11111111 …… 000000000 000000000

  34. 例7.5.1 用ROM设计八段字符译码器，以输入地址A3A2A1A0为DCBA，以输出数据D0D1……D7作为a,b,……,g,h

  35. 例7.5.2 用ROM产生组合逻辑函数： Y1=ABC+ABC Y2=ABCD+BCD+ABCD Y3=ABCD+ABCD Y4=ABCD+ABCD 解： 将原函数化成最小项之和形式： Y1=m2+m3+m6+m7 Y2=m6+m7+m10+m14 Y3=m4+m14 Y4=m2+m15 列出数据表：

  36. 实现图：

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