slide1 n.
Download
Skip this Video
Loading SlideShow in 5 Seconds..
Ахметов А.О., Бобровский Д. В. , Калашников О.А., Некрасов П.В. PowerPoint Presentation
Download Presentation
Ахметов А.О., Бобровский Д. В. , Калашников О.А., Некрасов П.В.

Loading in 2 Seconds...

  share
play fullscreen
1 / 24
jack

Ахметов А.О., Бобровский Д. В. , Калашников О.А., Некрасов П.В. - PowerPoint PPT Presentation

177 Views
Download Presentation
Ахметов А.О., Бобровский Д. В. , Калашников О.А., Некрасов П.В.
An Image/Link below is provided (as is) to download presentation

Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author. While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server.

- - - - - - - - - - - - - - - - - - - - - - - - - - - E N D - - - - - - - - - - - - - - - - - - - - - - - - - - -
Presentation Transcript

  1. Ахметов А.О., Бобровский Д. В., Калашников О.А., Некрасов П.В. ФУНКЦИОНАЛЬНЫЙ КОНТРОЛЬ ПЛИС ПРИ ПРОВЕДЕНИИ РАДИАЦИОННЫХ ИСПЫТАНИЙ СТОЙКОСТЬ-2010, г. Лыткарино

  2. 1/22 Введение В системах управления современной аппаратуры специального назначения широко применяются функционально сложные сверх большие интегральные схемы (СБИС), к числу которых относятся программируемые логические интегральные схемы (ПЛИС) • Преимущества: • Быстродействие • Перепрограммируемость • Большое количество линий • ввода-вывода • Большое количество • ресурсов

  3. 2/22 Обзор ПЛИС САПР: ISE Quartus Libero IDE ispLEVER FPGA ids Фирмы производители: Xilinx Altera Actel Lattice Semiconductor Atmel КТЦ “Электроника” Архитектуры ПЛИС: FPGA CPLD Antifuse

  4. 3/22 Дозовые эффекты в ПЛИС • Функциональные отказы. • Потеря информации в конфигурационной и • пользовательской памяти ; • “Залипание” информации в ячейках памяти, невозможность перезаписи; • Отказы внутренних блоков. • Параметрические отказы. • Деградация Iсс [А]; • Деградация Uoh[В], Uol[В]; • Деградация Uih[В], Uil[В]; • Деградация временных характеристик.

  5. 4/22 Параметрический контроль ПЛИС • Контроль электрических параметров ПЛИС не отличается • от стандартной процедурыдля других ИС. • В процессе производится измерение • статического тока потребления • напряжения высокого и низкого логических уровней • входные пороговые напряжения • Наличие большого количества однотипных блоков • позволяет использовать интегральный подход при оценке • динамических параметров ПЛИС, таких как время • переключения триггера и др.

  6. 5/22 Методы функционального контроля ПЛИС • Существующие методы функционального контроля ПЛИС: • 100% Функциональный контроль на “тестерах” • Функциональный контроль в составе системы • Использование оригинальной тестовой прошивки • Упрощенная прошивка типа “многоразрядный счетчик” • Специализированная прошивка, позволяющая проводить • независимый функциональный контроль базовых блоков ПЛИС

  7. 6/22 Полный функциональный контроль ПЛИС • Полный ФК ПЛИС на промышленных тестерах • + Наиболее полное тестирование • Большое время тестирования • Большое время на подготовку теста • Габаритные размеры не позволяющие использовать • вблизи источников воздействия и ограничивающие • мобильность • - Высокая стоимость В большинстве случаев невозможно использовать при радиационных испытаниях

  8. 7/22 Функциональный контроль ПЛИС в составе устройства • Функциональный контроль в составе устройства • + малые трудозатраты на подготовку эксперимента • Относительная применимость полученных результатов • для другого использования данной ПЛИС • Необходимость защиты активных компонентов платы • от воздействия излучения Редкое использование из-за ограниченности полученных результатов

  9. Функциональный контроль с использованием оригинальной тестовой прошивки 8/22 Зависит ли уровень стойкости ПЛИС к накопленной дозе от прошивки? Какую оптимальную прошивку использовать, чтобы определить уровень стойкости и отказавший блок ПЛИС? • Прошивка типа • “Многоразрядный счетчик”, • “Сдвиговый регистр” • + Максимальное заполнение ПЛИС • Не все типы ресурсов ПЛИС • задействуются • В случае отказа невозможно • определить отказавший блок • Тестирование всех • примитивов ПЛИС • по отдельности. • + Возможность тестирования всех • ресурсов ПЛИС по отдельности • + В случае отказа определяется • отказавший блок • Повышение трудоемкости • при тестировании

  10. 9/22 Типичная структура ПЛИС FPGA ПЛИС Конфигурационный логический блок Таблица преобразования – LUT Запоминающий элемент – триггер Мультиплексор Логика ускоренного переноса– одноразрядный сумматор Блочная память Дополнительные аппаратные ресурсы ядро DSP процессора PLL Ethernet и д.р. Блоки ввода-вывода

  11. 10/22 Тестовая прошивка типа “Счетчик”, “Сдвиговый регистр” Сдвиговый регистр Многоразрядный счетчик

  12. Контроль функционирования запоминающих элементов логических ячеек. 11/22 N∙tзадержки

  13. 12/22 Контроль функционирования мультиплексоров логических ячеек A0..A31 01…100 01..100 01…100 01…100 OUT

  14. Контроль функционирования блочной памяти ПЛИС и таблицы преобразования(LUT) 13/22

  15. 14/22 Контроль функционирования логики ускоренного переноса Вх. данные 1 11…111 Вх. данные 2 00…000 00…001 00…000 00…001 Перенос 11…111 00…000 11…111 00…000 Вых. данные

  16. 15/22 Контроль функционирования блока PLL fpll_вх fpll_вых = 2∙fpll_вх fpll_вых = fpll_вх/2

  17. 16/22 Аппаратное обеспечение эксперимента Шасси PXI-1033 с встроенным контроллером ExpressCard. Плата цифро-аналогового ввода/вывода PXI-7841R (96 цифровых линий 40МГц, 8 аналоговых входов/выходов). Управляемый источник питания PXI-4110 (3 управляемых канала 0…6В, 0…20В, -20…0В). Высокоскоростная плата цифрового ввода вывода PXI-6542 (32 цифровых линии, 100 МГц)

  18. 17/22 Программное обеспечение эксперимента.

  19. 18/22 Результаты. Контролируемые блоки ПЛИС • Функциональный контроль • Запоминающий элемент(триггер) логической ячейки • Мультиплексоры логической ячейки • Блочная память • Таблицы преобразования(LUT) • Конфигурационная память • Параметрический контроль: • Ток потребления • Напряжение высокого логического уровня • Напряжение низкого логического уровеня

  20. 19/22 Результаты тестирования ПЛИС EPF10K50 Блочная память Триггер логической ячейки График зависимости доли отказавших ячеек блочной памяти от накопленной дозы График зависимости времени переключения триггера логической ячейки от накопленной дозы

  21. 20/22 Результаты тестирования ПЛИС AX250 Блок PLL График зависимости выходной частоты PLL от накопленной дозы

  22. 21/22 Зависимость уровня стойкости ПЛИС от прошивки

  23. 22/22 Выводы • Уровень стойкости зависит от прошивки ПЛИС. • Таким образом, необходимо подобрать оптимальную • прошивку ПЛИС, способную выявить дозовые деградации • характерных параметров примитивов ПЛИС. • 2. Использование прошивок типа “Счетчик” • может привести к значительному завышению уровня • стойкости ПЛИС. • Требуется разработка специализированной прошивки

  24. Спасибо за внимание!